Différence entre E et Vera

[raviram80]

Salut à tous, Pourriez-vous s'il vous plaît expliquer la différence entre E et Specman Merci Vera, Ravi

 

[koggestone]

E et Vera sont HVL de (langues verifcation Hardware) E -. De Cadence (via son aquisition de la société Verisity) Vera-de Synopsys Accelera pris les bonnes choses à la fois la langue et standardisée, il en SystemVerilog (en 2003) la même façon, il ya 2 méthodologies construit au sommet d'SystermVerilog pour la vérification. OVM - à partir de VMM Camp Cadence / Mentor - Camp de Synopsys Accelera est une fois de plus prendre les bonnes choses à la fois les méthodologies et la standardisation que UVM. (Ici le milieu de cette année) (Toutes ces guerres linguistiques, Wars Méthodologie, Incompability entre simulateurs ont accru la complexité de la vérification, mais sur le bon côté des choses a contribué à la création d'emplois et de vérification plus de sécurité d'emploi pour d'autres!)

 

[www.testbench.in]

E prend en charge AOP. Il est maintenant à un module IEEE calomnié. Reportez-vous http://standards.ieee.org/announcements/IEEE1647_eLanguageStandard.html À l'heure actuelle Cadence dispose de simulateur pour soutenir E. Vera Supporte Oops et AOP aussi. Il s'agit d'un ouvert http://www.open-vera.com/ . Actuellement Synopsys et Axiom a simulateurs pour soutenir OpenVera. Pour des didacticiels E, Vera et RVM, visitez le site www.testbench.in