Différence entre Verilog et SystemVerilog

[whitchurch85]

Je passais par un apprêt SysemVerilog, la syntaxe des deux Veriog et SystemVerilog le même aspect. Quelle est la différence entre les deux?

 

[koggestone]

http://en.wikipedia.org/wiki/SystemVerilog

 

[k12345k12345]

Syntaxwise SV est rétrocompatible avec Verilog. Mais SV a beaucoup de nouvelles fonctionnalités comme les classes, les interfaces, OOPS concepts, etc

 

[sudhamahesh70]

Il ya beaucoup de différences dans Verilog et SV. nous pouvons dire, SV = Verilog + toutes les caractéristiques requises pour les assertions + vérification. nous avons version améliorée de Fork-Join qui est très utile pour les processus parallèles, oups, communications inter-processus [sémaphore et les boîtes aux lettres] et aussi, nous pouvons définir la couverture fonctionnelle qui aide à métriques de couverture. Une fois, si nous commençons SV nous pouvons sentir le frisson de lui. - Mahesh.

 

[vivek_p]

Système Verilog est principalement utilisé pour le test et la vérification. Il a construit semblable à orienté objet Programmation Verilog est principalement utilisé pour le codage de conceptions ........................