d'insertion boucle de retard à l'intérieur CPLD (help!!)

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tsehonkit

Guest
Ne quelqu'un sait comment insérer une boucle de retard entre les deux filets à l'intérieur de Xilinx CPLD 95 108?
 
Vous voulez que le retard à un multiple de la période de l'horloge à droite? Vous pouvez le faire en utilisant une chaîne de flip-flop. Si vous voulez un petit délai entre deux filets, soit 10 ns ou quelque chose comme ça. Il va être difficile. Vous pouvez essayer de régler certaines contraintes avant endroit et l'itinéraire, ou si vous router le signal d'une broche de sortie, placez un petit condensateur sur la broche à la terre (quelques pF), et il la route de retour à nouveau à travers une broche d'entrée. ASIC
 
Je fais un circuit asynchrone dans un CPLD. Il n'ya pas de signal d'horloge. J'ai essayé d'utiliser délai de contraindre, il ne fonctionne pas. Enfin, j'ai découvert un loquet NAND peut retarder autour depanding ns plusieurs sur la vitesse de la puce. Comme il contient une boucle de rétroaction, de sorte qu'il ne sera pas la logique optimisée par l'outil.
 
Ce n'est pas une méthode recommandée à compter de l'exactitude de votre circuit sur le retard dans le CPLD / FPGA. Le chemin redundent sera optimisé par. Et si elle n'est pas optimisée sur le retard maintenir le changement de P & R à P & R. Votre circuit n'est pas prévisible. Le CPLD / FPGA n'est pas conçu pour ce type d'utilisation. Si vous voulez vraiment utiliser retard dans votre conception, essayez de router la sortie nette de CPLD et ensuite le lier en arrière à travers pad. De cette façon, le retard est plus prévisible (pad de retarder pad). ce qui concerne
 
Salut, Alaways utiliser la logique synchrone. Si vous avez besoin un peu de retard entre les signaux à usage externe rapide 20MHz par exemple d'horloge pour la synchronisation rapide. Vous pouvez utiliser un simulateur d'un plus pour rattraper le retard approprié. Mais meilleure méthode consiste à repenser votre conception existante pour la logique synchrone et machines d'état. Vous pouvez implemet machines d'état très complexe, rapide et efficace avec des ressources faibles CPLD. Cordialement
 
Et un autre problème est lorsque vous utilisez les mêmes CPLD / FPGA, mais le plus rapide, votre CPLD / FPGA mayby fonctionne pas.
 
Salut, Même avec la même puce de niveaux de vitesse, vous aurez des problèmes de délai de propagation en particulier avec les FPGA parce que les temps de retard sont très dépendants de routage. Donc, si faire peu de modifications que vous pouvez s'attendre à des changements retard significatif. Aussi la logique asynchrone est très dépendante des logiciels de routage qui n'est pas toujours prévisible, parfois très buggé et prend beaucoup de temps dans les cas complexes avec le temps de nombreux (retard) contraint. Par exemple, j'ai eu une mauvaise expiriences avec seulement verrouillage asynchrones SR simple. Compilateur n'a pas d'optimiser ce verrou et échoué pour s'adapter conception. Lorsque j'ai utilisé SR FF avec horloge rapide au lieu de verrouillage conception du compilateur succès cié. Recomendation ne jamais utiliser la logique asynchrone avec les FPGA. Cordialement
 
Ne quelqu'un sait comment insérer une boucle de retard entre les deux filets à l'intérieur de Xilinx CPLD 95 108?
 
Vous voulez que le retard à un multiple de la période de l'horloge à droite? Vous pouvez le faire en utilisant une chaîne de flip-flop. Si vous voulez un petit délai entre deux filets, soit 10 ns ou quelque chose comme ça. Il va être difficile. Vous pouvez essayer de régler certaines contraintes avant endroit et l'itinéraire, ou si vous router le signal d'une broche de sortie, placez un petit condensateur sur la broche à la terre (quelques pF), et il la route de retour à nouveau à travers une broche d'entrée. ASIC
 
Je fais un circuit asynchrone dans un CPLD. Il n'ya pas de signal d'horloge. J'ai essayé d'utiliser délai de contraindre, il ne fonctionne pas. Enfin, j'ai découvert un loquet NAND peut retarder autour depanding ns plusieurs sur la vitesse de la puce. Comme il contient une boucle de rétroaction, de sorte qu'il ne sera pas la logique optimisée par l'outil.
 
Ce n'est pas une méthode recommandée à compter de l'exactitude de votre circuit sur le retard dans le CPLD / FPGA. Le chemin redundent sera optimisé par. Et si elle n'est pas optimisée sur le retard maintenir le changement de P & R à P & R. Votre circuit n'est pas prévisible. Le CPLD / FPGA n'est pas conçu pour ce type d'utilisation. Si vous voulez vraiment utiliser retard dans votre conception, essayez de router la sortie nette de CPLD et ensuite le lier en arrière à travers pad. De cette façon, le retard est plus prévisible (pad de retarder pad). ce qui concerne
 
Salut, Alaways utiliser la logique synchrone. Si vous avez besoin un peu de retard entre les signaux à usage externe rapide 20MHz par exemple d'horloge pour la synchronisation rapide. Vous pouvez utiliser un simulateur d'un plus pour rattraper le retard approprié. Mais meilleure méthode consiste à repenser votre conception existante pour la logique synchrone et machines d'état. Vous pouvez implemet machines d'état très complexe, rapide et efficace avec des ressources faibles CPLD. Cordialement
 
Et un autre problème est lorsque vous utilisez les mêmes CPLD / FPGA, mais le plus rapide, votre CPLD / FPGA mayby fonctionne pas.
 
Salut, Même avec la même puce de niveaux de vitesse, vous aurez des problèmes de délai de propagation en particulier avec les FPGA parce que les temps de retard sont très dépendants de routage. Donc, si faire peu de modifications que vous pouvez s'attendre à des changements retard significatif. Aussi la logique asynchrone est très dépendante des logiciels de routage qui n'est pas toujours prévisible, parfois très buggé et prend beaucoup de temps dans les cas complexes avec le temps de nombreux (retard) contraint. Par exemple, j'ai eu une mauvaise expiriences avec seulement verrouillage asynchrones SR simple. Compilateur n'a pas d'optimiser ce verrou et échoué pour s'adapter conception. Lorsque j'ai utilisé SR FF avec horloge rapide au lieu de verrouillage conception du compilateur succès cié. Recomendation ne jamais utiliser la logique asynchrone avec les FPGA. Cordialement
 
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