diode anti-retour pour les PMOS?

[ysz]

Je suis la conception d'un IC de puissance, il a un pouvoir PMOS en elle, mais si la DMV au 0 V, les mandats postaux seront détruits, je ne sais pas pourquoi? et je ne sais pas comment ajouter une diode anti-retour pour le PMOS, pourrait someboby dire de moi, tks beaucoup!

 

[aryajur]

Comment est le PMOS connecté? Aussi quelle est la tension à la grille du PMOS lorsque la DMV passe à 0? Vérifiez si vous dépassez la tension de claquage d'oxyde de grille .. Qu'est-ce que l'autre ligne suppply - 0v?

 

[ysz]

Désolé, la fuite des PMOS connecter à la batterie, lorsque vdd va à 0V, la fourniture dattery un courant inverse à PMOS, il va détruire le PMOS, je ne sais pas pourquoi, et je ne sais pas comment résoudre ce problème aussi .

 

[arsenal]

la tension de chauve-souris est trop élevée pour la u PMOS peut-être utiliser une sorte de technique de corps flottant de laisser le corps de charger à la tension bat pour éviter la rupture

 

[ysz]

arsenal, je vous remercie. mais la tension de la batterie est 4.2V seulement.

 

[Hughes]

Je pense que c'est parce que vous avez attaché le vrac pMOSFET à la DMV. Lorsque vdd tend vers zéro, la majeure partie de pMOSFET iront à zéro, donc la diode drain sera polarisée à 4,2 volts. Vous devez sélectionner dynamiquement la connexion en vrac.

 

[ysz]

si la source d'alimentation à emporter, la N-puits tension sera VBATTERY-0.7V, le courant circule de la fuite, par n-n + bien, arriver DMV, ce qui entraînera la raison PMOS détruits?

 

[Hughes]

Reportez-vous à votre figure, la majeure partie des PMOS (Nwell) est liée à la DMV. Lorsque Vdd est lié à la masse (0V), et la batterie (D) est de 4,2 V de tension, la diode formée par P Drain + Diff et Nwell si polarisée à 4.2V. Cela conduit à un fort courant suffisamment pour endommager l'appareil.

 

[arsenal]

YSZ, l'utilisation de corps flottant, et qu'il soit chargé à 4.2v lorsque vdd est de 0,

 

[tsanlee]

YSZ: Vous devez concevoir un circuit de protection contre les inversions dans cette demande. quand VBAT> DMV, le circuit de commande alimenté par VBAT, et la diode corps PMOS (n-bien) passer à la tension la plus élevée. cela peut faire que le PMOS sécuritaire en toute condition. Ou le courant de court sera damange vous PMOS (VBAT-> Diode-> DMV).

 

[ysz]

Salut, Hughes! Vdd doit être VBATTERY-0.7V, par exemple, le courant de Vdd = 10mA lorsque Vdd = 5V, lorsque la puissance vers le bas, il devrait être assez 10mA ou moins, et Vdd doivent être 3.5VI pense? [Size = 2] [color = # 999999] Ajouté après 58 minutes: [/color] [/size] Pour arsenal & tsanlee, savez-vous le principe de cette structure? une sorte de PMOS:

 

[Hughes]

Salut YSZ, La vue schématique ci-dessus ne correspond pas à la vue en coupe transversale que vous avez affichée précédemment. La diode doit être inversée et court-circuitée en fonction de la vue en coupe transversale. Une autre diode entre en vrac et de vidange n'est pas représenté sur cette figure.

 

[ysz]

Hughes, vous avez raison! L'image que j'ai posté est une première PMOS normale, et le second est vu dans la fiche technique pour la tension de nombreux anti-retour. Je do'nt savez pas comment la mettre en œuvre. pourriez-vous me montrer la section du PMOS seconde? je vous remercie beaucoup!

 

[Hughes]

Je pense qu'il est difficile de mettre en œuvre une telle diode dans le processus CMOS standard. Peut-être que la diode est uniquement disponible P + diffusion à la diode Nwell, mais cela représente un substrat considérables grand courant dû au transistor PNP parasites. Au lieu de cela, je poste un autre schéma pour votre référence.