doubleur> Fréquence

[kumar_eee]

Qu'est-ce que freq.doublr? ..Comment la mettre en œuvre en utilisant des fenêtres? ...

 

[wadaye]

kumar_eee Salut,

Normalement, c'est: un PLL, c'est domaine analogique.Vous pouvez trouver la théorie de base de PLL dans la conception analogique de nombreux livres!

 

[hr_rezaee]

freq.doublr est un dispositif qui freq de sortie est le double de Freq entrée.
utilisation PLL et un devider freq d'avoir un freq.doublr

 

[Davood Amerion]

utilisation inverseurs de retarder l'horloge et se connecter horloge originale et horloge retardé aux apports de XOR.
à la sortie XOR vous avez de fréquence qui est deux fois plus de fréquence d'entrée.

 

[electronics_kumar]

Davood Amerion a écrit:

utilisation inverseurs de retarder l'horloge et se connecter horloge originale et horloge retardé aux apports de XOR.

à la sortie XOR vous avez de fréquence qui est deux fois plus de fréquence d'entrée.

 

[kumar_eee]

Amerion Davood Salut,
U r correcte ....Tout à l'heure je l'ai eu ...

Merci,

K. Kumar

 

[Matrix_YL]

Salut à tous

vos moyens comme celui-ci
Code:module double (CLK, clkout);

clk entrée;

sortie clkout;

inv_clk fil;attribuer inv_clk = ~ clk;

attribuer clkout = inv_clk ^ clk;endmodule

 

[Davood Amerion]

dans votre fichier ~ code CLK pas retardé.
il ya du retard et xored avec CLK.

 

[echo47]

Matrix_YL, votre code simplifie logiquement juste un zéro.Vous pouvez appliquer la contrainte Gardez inv_clk pour l'empêcher d'être optimisée.Voir cet exemple similaire:
http://www.edaboard.com/viewtopic.php?t=145382

Toutefois, je ne recommande pas compter sur les retards dans la porte FPGA.Raccourcis comme ça peut revenir vous hanter un jour.Dans ce cas, il est préférable d'utiliser un multiplicateur de fréquence fournie par le FPGA, tels que le DCM bloc Xilinx.