doutes> liée aux retards calendrier

[deepu_s_s]

Bonjour les amis,
Désolé pour u troublant encore avec mes doutes.

Mon doute est le pourcentage de retard total devrait être le délai logique.S'il vous plaît voir la partie suivante du rapport de la XilinxCell: en> fanout des Delay logique Nom (Nom Net)
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IBUF: I-> O 8 0,754 0,617 no_of_shifts_1_IBUF (no_of_shifts_1_IBUF)
LUT4:-> O I0 0,147 0,514 1 Mmux_output514 (Mmux_output514)
LUT4:-> O I1 1 0,147 0.266 Mmux_output545 (Mmux_output545)
OBUF: I-> O 3,255 output_4_OBUF (sortie <4>)
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5.700ns Total (4.303ns logique, 1.397ns route)
(75,5% de logique, de 24,5% route)ici le retard logique est de 75,5%. Quelle est la logique délai maximum admissible de dire que notre conception est bonne.Merci et salutations
Deepak

 

[banjo]

Il n'est pas logique délai maximum admissible.La seule chose qui compte est le délai total par rapport à la période d'horloge.Si votre exemple est entraîné par une horloge 100MHz (10nS), alors tout se réunit le calendrier et la vie est belle.Si votre exemple est entraîné par une horloge 250MHz (4ns), alors vous ne respectez pas le calendrier et quelque chose doit changer.
Dans le cas d'horloge 250MHz, la meilleure chose à changer est de réduire les niveaux de la logique car il est le plus gros contributeur.les niveaux logiques sont généralement réduites par l'ajout registres pipeline de briser les sections logiques en plus petits morceaux.Si vous ne pouvez pas ajouter des sections pipelining, alors le lieu et l'outil de route doit travailler plus fort pour la logique soit pack en moins de LUT ou le lieu de ces LUT beaucoup plus rapprochés de réduire les délais d'acheminement.