du code VHDL des structures suivantes?

[soc]

Je voudrais connaître le code VHDL pour la structure matérielle.

Merci [/ img]
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[research235]

Bonjour Soc,

Le code VHDL u avons demandé est très facile et je suis sûr que tout programmeur VHDL à peine de prendre un moment pour le code ..Mais si c'est un de mes conseils turtorial est s'il vous plaît à passer par certains côtés VHDL ..Je suis sûr u peut Urself code en peu de temps,,,

Une suggestion que je puisse vous donner est ..La figure et le deuxième en premier dans la doc u ont fournis sont liés entre eux ..u pouvez écrire du code VHDL pour la première et l'utilisation de cette composante déclaration pour la description structurale de la seconde ..

Suresh

 

[soc]

research235 a écrit:

Bonjour Soc,Le code VHDL u avons demandé est très facile et je suis sûr que tout programmeur VHDL à peine de prendre un moment pour le code ..
Mais si c'est un de mes conseils turtorial est s'il vous plaît à passer par certains côtés VHDL ..
Je suis sûr u peut Urself code en peu de temps,,,Une suggestion que je puisse vous donner est ..
La figure première et la deuxième dans la doc u ont fourni sont liés ..
u pouvez écrire du code VHDL pour la première et l'utilisation de cette déclaration en tant que composant pour la description structurale de la seconde ..Suresh

 

[nand_gates]

Solution pour 2,10 ...
Code:

IEEE bibliothèque;

ieee.std_logic_1164.all utilisation;

FA est une entitéport (

R: Dans std_logic;

b: en std_logic;

CIN: en std_logic;

Cour: les std_logic;

somme: std_logic out);FA fin;

l'architecture se comportent de la FA est

commencer - se comporter

somme <= a xor b xor CIN;

Cout <= (a et b) ou (b et CIN) ou (A et CIN);

fin comportement;

IEEE bibliothèque;

ieee.std_logic_1164.all utilisation;

ieee.std_logic_unsigned.all utilisation;

entité est serial_add16port (

A: dans std_logic;

B: en std_logic;

rst_n: en std_logic;

CLK: en std_logic;

somme: std_logic out);serial_add16 fin;l'architecture se comportent de serial_add16 est

composante FA

port (

R: Dans std_logic;

b: en std_logic;

CIN: en std_logic;

Cour: les std_logic;

somme: std_logic out);

composante fin;

signal contre: std_logic_vector (3 downto 0);

signal zéro: std_logic;

signal Cin, Cin_reg: std_logic;

signal Cour: std_logic;

commencer - se comporter

zéro <= non (compteur (3) ou contre (2) ou contre (1) ou contre (0));

avec zéro sélectionnez

Cin <= '0 'lorsque '1',

Cour alors que d'autres;

registres: process (clk, rst_n)

commencer - registres processus

si rst_n = '0 'alors - reset asynchrone (actif bas)

<Compteur = (autres => '0 ');

Cin_reg <= '0 ';

clk'event elsif et CLK = '1 'alors - front montant d'horloge

<Compteur = compteur 1;

<Cin_reg = Cin;

fin si;

registres des processus de bout;FA0: carte port FA (

A => A,

b => B,

cin => Cin_reg,

Cour => Cour,

somme = somme>);

fin comportement;

 

[nand_gates]

Solutions pour 2,14 a, b, c, d

Code:

IEEE bibliothèque;

ieee.std_logic_1164.all utilisation;

ieee.std_logic_unsigned.all utilisation;counter_a entité estport (

CLK: en std_logic;

rst_n: en std_logic;

Q: std_logic out);counter_a fin;l'architecture se comportent de counter_a est

Nombre de signal, count_nx: std_logic_vector (3 downto 0);

commencer - se comporter

q <= non (compte (3) ou le chef (2) ou le chef (1) ou le chef (0));

Compteur <count_nx = 1;

processus (CLK, rst_n)

commencer - processus

si rst_n = '0 'alors - reset asynchrone (actif bas)

<Count = (autres => '0 ');

clk'event elsif et CLK = '1 'alors - front montant d'horloge

<Count = count_nx;

fin si;

processus de bout;fin comportement;IEEE bibliothèque;

ieee.std_logic_1164.all utilisation;

ieee.std_logic_unsigned.all utilisation;counter_b entité estport (

CLK: en std_logic;

rst_n: en std_logic;

Q: std_logic out);counter_b fin;l'architecture se comportent de counter_b est

Nombre de signal, count_nx: std_logic_vector (3 downto 0);

commencer - se comporter

q <= non (count_nx (3) ou count_nx (2) ou count_nx (1) ou count_nx (0));

Compteur <count_nx = 1;

processus (CLK, rst_n)

commencer - processus

si rst_n = '0 'alors - reset asynchrone (actif bas)

<Count = (autres => '0 ');

clk'event elsif et CLK = '1 'alors - front montant d'horloge

<Count = count_nx;

fin si;

processus de bout;fin comportement;IEEE bibliothèque;

ieee.std_logic_1164.all utilisation;

ieee.std_logic_unsigned.all utilisation;counter_c entité estport (

CLK: en std_logic;

rst_n: en std_logic;

Q: std_logic out);counter_c fin;l'architecture se comportent de counter_c est

Nombre de signal, count_nx: std_logic_vector (3 downto 0);

signal q_nx: std_logic;

commencer - se comporter

<Q_nx = non (compte (3) ou le chef (2) ou le chef (1) ou le chef (0));

Compteur <count_nx = 1;

processus (CLK, rst_n)

commencer - processus

si rst_n = '0 'alors - reset asynchrone (actif bas)

<Count = (autres => '0 ');

q <= '0 ';

clk'event elsif et CLK = '1 'alors - front montant d'horloge

<Count = count_nx;

<Q = q_nx;

fin si;

processus de bout;fin comportement;IEEE bibliothèque;

ieee.std_logic_1164.all utilisation;

ieee.std_logic_unsigned.all utilisation;entité est counter_dport (

CLK: en std_logic;

rst_n: en std_logic;

Q: std_logic out);counter_d fin;l'architecture se comportent de counter_d est

Nombre de signal, count_nx: std_logic_vector (3 downto 0);

signal q_nx: std_logic;

commencer - se comporter

<Q_nx = non (count_nx (3) ou count_nx (2) ou count_nx (1) ou count_nx (0));

Compteur <count_nx = 1;

processus (CLK, rst_n)

commencer - processus

si rst_n = '0 'alors - reset asynchrone (actif bas)

<Count = (autres => '0 ');

q <= '0 ';

clk'event elsif et CLK = '1 'alors - front montant d'horloge

<Count = count_nx;

<Q = q_nx;

fin si;

processus de bout;fin comportement;