Dual port ram simulation question ..

[jelydonut]

J'ai essayé d'écrire un module qui agirait comme double port ram des fins de simulation en utilisant toujours les blocs 2, mais pour une raison quelconque, lorsque
j'essaie de simuler en ncverilog il dit
qu'il a de si nombreuses ns la forme d'onde, mais la fenêtre reste vide avec aucune des formes d'onde en il ..

Est-ce que
quelqu'un sais ce que je mai faire de mal?Le code est d'environ comme ça ..

toujours @ (posedge clka)
if (WEA)
mem [addra] <= dia;

toujours @ (posedge clkb)
if (web)
mem [addrb] <= dib;

jelydonut

 

[retard]

Vous voulez dire que votre contribution (s) ne figurent pas dans la forme d'onde ou les sorties?

Vous avez besoin d'affirmer WE horloge avant l'augmentation de pointe et de l'adresse doit être stable avant l'heure de pointe ainsi.

 

[veluv]

Salut

Hope u have initialisé la mémoire de droit?

Observe
Velu.V