effet de cycle de travail sur la perte de puissance horloge

[a_shirwaikar]

Salut, je voulais savoir si le rapport cyclique du signal d'horloge influe directement sur la dissipation de puissance? le cycle de travail serait de définir la tension moyenne sur une période d'horloge, donc la perte de puissance survenant en raison de la dissipation de puissance horloge dépend de la même ne serait-il? Toute aide serait grandement appréciée. Merci!

 

[Georgy]

Avec la dépendance de la situation peut être ou non. Quel est le régime de votre de demande?

 

[leo_o2]

Pour circuit de logique pure, son influence devrait être faible si le rapport cyclique n'est pas proche de 0 ou 100%.

 

[Teddy]

Considérons procédé CMOS. Si vous nourrissez 50% cycle d'horloge devoir d'inverseur ce qui est en moyenne de courant à travers l'onduleur reçoit de l'alimentation? Puis modifier le rapport cyclique de 90% et à 10%, vous verrez la différence est miniskule. C'est parce que dans le CMOS qu'elle ne dépend pas du niveau de tension, mais sur les transitions. Si vous avez 0% ou 100% rapport durée période de l'onduleur même aura Idd = 0. Mais lorsque vous modifiez la fréquence de commutation de l'IDD va changer aussi. Oui lorsque vous DMV se déplacera de 1V à 5V l'IDD va changer aussi. La raison est que la consommation d'énergie de l'inverseur CMOS est principalement croisée des courants entre VDD et GND (négligence j'ai la charge de la porte, etc)

 

[a_shirwaikar]

c'est vrai .. mais que dire de la dissipation de puissance simples du signal d'horloge à cause de la résistance du fil de transmission / impédance? sous forme de chaleur ou d'autres facteurs? est-ce vraiment négligeable? et wouldnt qui dépendent de la tension moyenne de l'horloge sur une période? Je suis en négligeant l'inverseur CMOS dans mes pensées ici et simplement l'accent sur le signal d'horloge se propageant à travers un fil avec une résistance physique finie ..

 

[leo_o2]

Analyse susmentionnées suppose aucune fuite dans l'appareil qui est vrai pour l'ancien processus. Cependant, pour profondeur sous micro-processus, une fuite est de plus en plus grand et plus gros. Si cette fuite est considéré, cyclique pourrait affecter la consommation d'énergie. Et la résistance du fil contribueront également la consommation de plus de puissance.

 

[Georgy]

Et la résistance du fil contribueront également la consommation de plus de puissance.

Si la longueur du fil est grande. La résistance active est très faible, la résistance réactive n'est pas la consommation d'énergie.

 

[Teddy]

Les effets de charge ou de fuite ne sont pas négligeables - Je viens simplifiée. Mais dans le même temps - une fuite est importante si vous passez sous 65nm (je doute des gens ici faire quelque chose comme ça) la charge capacitive - ce qu'il fait? ralentit les bords, car la sortie FET à porter la charge. Donc, même si j'ai beaucoup simplifié, il tient toujours. Je pense que c'est un bon papier: focus.ti.com/lit/an/scaa035b/scaa035b.pdf

 

[a_shirwaikar]

merci .. Teddy ont u got liens plus à des papiers bien sur la consommation d'énergie dans le circuit intégré CMOS et des méthodes pour minimiser les mêmes?

 

[grvkpr18]

Cela dépend si votre conception est déclenchée au niveau ou au bord déclenché

 

[RCinFLA]

Pour CMOS portes, courant d'attaque moyenne est C * V * F, où C est la capacité d'entrée, V est la tension d'alimentation, et F est la fréquence d'horloge. Il est de même pour toute cyclique et les impulsions de courant se produisent pendant les transitions. Cette puissance totale des rendements CFV ^ 2, en négligeant les fuites. Fuite devient une question importante pour les processus submicronique. Il commence à devenir un véritable enjeu à 90 nm et plus petit de la géométrie. Beaucoup submicro IC ont plusieurs épaisseurs d'oxyde de grille de contrôle seuil de porte. Seuil inférieur de rendement plus rapide, mais les dispositifs de fuite plus élevé. Seuil plus élevé des rendements inférieurs de fuite, mais les périphériques plus lents. L'oxyde plus épaisse est également nécessaire pour une tension plus élevée I / O. Pour un complexe IC l'arbre d'horloge peut être un additionneur signficant à la consommation d'énergie globale de puces. Clock gating Direction est employé pour arrêter l'horloge à l'état inactif blocs fonctionnels dans les IC pour économiser l'énergie.