Emacs mode Verilog: défi AUTOINOUT

[viv_1005]

Bonjour!
J'ai suivantes défi.

module X (/ * AUTOARG * /);

/ * * AUTOINOUT /
/ * * AUTOWIRE /
/ * * Autoreg /

fils [32:0] a;
attribuer un B0 =?A0: b1? A1: B2? a2;

u0_my_module my_module (/ * AUTOINST * /
. Bis (A0),
. B (B0));

u1_my_module my_module (/ * AUTOINST * /
. A (A1),
. B (B1));

u2_my_module my_module (/ * AUTOINST * /
. A (A2),
. B (b2));

endmodule

Après avoir écrit cela, si je fais un ctrl-C Ctrl-A, je reçois B0, B1, B2 dans la liste des IO.alors que je veux seulement dans les obligations d'information.Pouvez-vous me suggérer où vais-je tort

 

[wkong_zhu]

vous ne pouvez pas utiliser AUTOINOUT dans ce cas.
Je recommande l'utilisation AUTOARG AUTOINST AS.
Ne pas utiliser d'autres visant à interdire les erreurs.