En ce qui concerne Synthèse

[Pankaj]

Bonjour,

Ce qui se passe généralement quand on précisant ajout de deux nsa dans toute HDL,

p. ex.a: in std_logic_vector (31 downto 0);
b: in std_logic_vector (31 downto 0);
somme: Out std_logic_vector (31 downto 0)

somme <= a b;

Est-ce que le synthétiseur de synthétiser l'additionneur en utilisant l'ondulation porter ou carry-test avant.Concrètement qu'est-ce que Xilinx ISE7.1i fera

Pankaj

 

[luancao]

Cela dépend de quel type de des contraintes de vous ajoutez et les outils que vous utilisez ...

Essayez simplement et regardez le résultat.

 

[dBUGGER]

Salut,
surtout que ce sera une ondulation de procéder additionneur.Mais ce que vous voyez l'architecture des appareils que vous verrez qu'ils ont consacré procéder chemin de propagation dans chaque CLB de sorte que le délai de propagation procéder est un peu moins.

Cordialement,