erreur dans le circuit de tenir échantillon

[sj_helen]

J'ai conçu un DAC, qui est utilisé dans la base Sampel & Hold circuit.
qui peuvent aider à résoudre ce problème?<img src="http://i37.tinypic.com/15q50k8.jpg" border="0" alt="error in sample hold circuit" title="Erreur dans le circuit de tenir échantillon"/>ctrl1 pour la phase de l'échantillon, CTRL2 de rétention en phase

Le circuit se terminera l'échantillon et la fonction HOLD en changeant les condensateurs.
Il n'y a que 2 condensateurs dans les circuits de SH.Ce sont les deux différentiels d'échantillonnage des condensateurs qui sont connectés aux entrées différentielles de DAC, respectivement.
Dans la phase d'échantillonnage, les intrants opamp sont court-circuités et connecté à VCM.opamp sorties sont aussi court, mais pas connecté au VCM.Deux condensateurs sont échantillonnage de signaux d'entrée différentielle respectivement.
Dans la cale de phase, les entrées et sorties de opamp sont des circuits ouverts.Alors le «signal» côtés de condensateurs sont connectés à opamp de sorties du même côté.

Théoriquement, dans la cale de phase, les intrants opamp devrait être «virtuel Ground" avec la valeur de tension est égal à VCM.et les tensions aux sorties différentielles doivent être exactement les mêmes que entrées différentielles.
Voici maintenant deux problèmes:
1, Dans la cale de phase, la valeur de tension des entrées ADC ne sont pas VCM, et un peu supérieur à celui du VCM.
Alors, comment ça s'est passé?et comment faire face à ce problème?
2, après l'échantillonnage et détiennent pour le premier signal, alors que dans la phase de l'échantillon pour la deuxième signal, les produits du DAC doit être court-circuité et la valeur de tension doit être VCM.
Cependant, les résultats de simulation ne le prouve pas.La simulation indique si le premier signal est déjà terminé au plus haut niveau du signal d'entrée, puis dans la seconde phase d'échantillonnage, le niveau de tension est plus élevée que ouput Vcm; considérant que, si le premier siganl finnished à la plus faible valeur, le niveau de sortie est plus faible que VCM.
comment cela s'est passé?et comment faire face à ce problème?

Merci beaucoup.
Dernière édition par sj_helen le 05 Sep 2008 13:25, édité 3 fois au total

 

[LVW]

Il serait très utile (et beaucoup plus facile de répondre) si vous pourriez fournir un schéma de circuit.
Regards LVW

 

[sj_helen]

à LVW,

Merci de vos conseils.
J'ai déjà ajouté un complot visant à illustrer le circuit de SH.

 

[LVW]

J'ai vu, jusqu'à présent, les différentes étapes de S & H avec S / C unités, cependant, votre circuit est nouveau pour moi.Donc ma question: D'où provient votre circuit?
Êtes-vous sûr que ça devrait fonctionner comme il est?Mai être je me trompe, mais je manque la configuration gain unité en mode attente.

 

[sj_helen]

LVW a écrit:

J'ai vu, jusqu'à présent, les différentes étapes de S & H avec S / C unités, cependant, votre circuit est nouveau pour moi.
Donc ma question: D'où provient votre circuit?

Êtes-vous sûr que ça devrait fonctionner comme il est?
Mai être je me trompe, mais je manque la configuration gain unité en mode attente.

 

[jnuhope]

sj_helen a écrit:

J'ai conçu un DAC, qui est utilisé dans la base Sampel & Hold circuit.

qui peuvent aider à résoudre ce problème?<img src="http://i37.tinypic.com/15q50k8.jpg" border="0" alt="error in sample hold circuit" title="Erreur dans le circuit de tenir échantillon"/>

ctrl1 pour la phase de l'échantillon, CTRL2 de rétention en phaseLe circuit se terminera l'échantillon et la fonction HOLD en changeant les condensateurs.

Il n'y a que 2 condensateurs dans les circuits de SH.
Ce sont les deux différentiels d'échantillonnage des condensateurs qui sont connectés aux entrées différentielles de DAC, respectivement.

Dans la phase d'échantillonnage, les intrants opamp sont court-circuités et connecté à VCM.
opamp sorties sont aussi court, mais pas connecté au VCM.
Deux condensateurs sont échantillonnage de signaux d'entrée différentielle respectivement.

Dans la cale de phase, les entrées et sorties de opamp sont des circuits ouverts.
Alors le «signal» côtés de condensateurs sont connectés à opamp de sorties du même côté.Théoriquement, dans la cale de phase, les intrants opamp devrait être «virtuel Ground" avec la valeur de tension est égal à VCM.
et les tensions aux sorties différentielles doivent être exactement les mêmes que entrées différentielles.

Voici maintenant deux problèmes:

1, Dans la cale de phase, la valeur de tension des entrées ADC ne sont pas VCM, et un peu supérieur à celui du VCM.- Serait-ce l'injection de charge?
Si vous variez la taille de SW ou augmentation de la tension de CK, ne la tension d'entrée varient aussi bien?2, après l'échantillonnage et détiennent pour le premier signal, alors que dans la phase de l'échantillon pour la deuxième signal, les produits du DAC doit être court-circuité et la valeur de tension doit être VCM.

Cependant, les résultats de simulation ne le prouve pas.- Avez-vous besoin d'utiliser cette tension de sortie au samplinig phase?
Utilisez-vous OTA idéal pour simuler ou de non-OTA idéal?
En phase d'échantillonnage, l'entrée de l'OTA est court-circuité de VCM et de sortie est court-circuit.
Si votre CMFB est rapide et resonable gain, il ne devrait pas être trop éloignée de VCM.Merci beaucoup.

 

[FVM]

Très fondamentalement, le dispositif est réputé être un DAC.Si c'est le cas, il ne devrait pas avoir un interrupteur court à travers la production, ni être court-circuités sur la source.La situation de mai être différente par exemple pour une OTA et une source de courant en tant que signal d'entrée.Je l'espère, que ledit document est en mesure de clarifier le fonctionnement du circuit jusqu'à présent, la présente contribution ne peut évidemment pas.

PS: II viens de remarquer, que le circuit original a été modifié dans l'intervalle, si la source n'est pas en court-circuit plus.Mais la sortie est toujours.

BTW: Si tous les participants de la discussion il modifier une offre en retour?C'est près de trucage d'un débat, à mon avis.Pourquoi ne pas vous montrer juste le circuit de correction, en gardant l'original ainsi.