erreur dans le code Verilog (son urgence)

[Kalla Ravindra]

Salut,
S'il vous plaît dites-moi sur l'erreur -------- erreur: (VSIM-3601) itération limite atteinte au moment de 60ns ", c'est produit parfois dans ma simulation Verilog

 

[echo47]

De l'Annexe C du Manuel de l'utilisateur de la v6.0c ModelSimétection de boucles infinies de retard de zéro

Si un grand nombre de deltas se produire sans avancer le temps, il est habituellement le symptôme d'un zéro-délai boucle infinie dans la conception.Afin de détecter la présence de ces boucles, ModelSim définit une limite, la limite d'itération », sur le nombre de deltas successifs qui peuvent se produire.Lorsque ModelSim atteint la limite d'itération, il émet un message d'avertissement.

La valeur par défaut la valeur limite d'itération est de 5000.Si vous recevez itération limiter un avertissement, d'une part augmenter la limite de l'itération et essayer de continuer la simulation.Vous pouvez définir la limite de l'itération> Durée menu Options simuler ou en modifiant la IterationLimit (-534) dans la variable UM modelsim.ini.Voir «variables de préférence situé dans les fichiers INI" (UM-526) pour plus d'informations sur la modification du fichier modelsim.ini.

Si le problème persiste, cherchez-delay boucles zéro.Exécuter la simulation et de regarder le code source lorsque l'erreur se produit.Utilisez le bouton marche en marche dans le code et voir quels signaux ou variables sont oscillant de manière continue.Deux causes les plus fréquentes sont une boucle qui n'a pas de sortie, ou une série de portes à zéro retard, si les sorties sont connectées aux entrées de retour.

Pourquoi toutes vos questions "d'urgence"?