erreur vérifier la syntaxe m'aider ....

[abhi_459]

im Salut projet fait sur accumulateur multiplicateur pipeline ...
im écrit ce code pour la simulation, mais il ya un problème avec WIAT pour la déclaration

mac Architecture comportement de l'entité est à jour.
Compiler le fichier VHDL J: / Xilinx / bin / mac / mac_test.vhdl des travaux de bibliothèque.
ERREUR: HDLParsers: 1015 - J: / Xilinx / bin / mac / mac_test.vhdl Ligne 37.Attendez déclaration non étayée.
ERREUR: XST échoué
Processus "Vérifier la syntaxe" ne s'est pas terminée.
une quelconque m'aider plzzzzzzzzzzzzzzzzzz
mac_test entité est
mac_test fin;
IEEE bibliothèque;
IEEE.STD_LOGIC_1164.ALL utilisation;
IEEE.STD_LOGIC_ARITH.ALL utilisation;
IEEE.STD_LOGIC_UNSIGNED.ALL utilisation;
l'architecture est de bench_Behavioral mac_test
CLK signal, CLR, OVF: std_ulogic: = '0 ';
x_real signal, x_imag, y_real, y_imag, s_real, s_imag: std_ulogic_vector (15 downto 0);
complexe de type record est
re, im: real;
Fin de l'enregistrement;
signal x, y, s: complexe: = (0.0,0.0);
Tpw_clk constante: le temps: = 50ns;
commencer
x_real_converter: work.to_vector entité (comportement) Plan du port (x.re, x_real);
x_imag_converter: work.to_vector entité (comportement) Plan du port (x.im, x_imag);
y_real_converter: work.to_vector entité (comportement) Plan du port (y.re, y_real);
y_imag_converter: work.to_vector entité (comportement) Plan du port (y.im, y_imag);

DUT: work.mac entité (comportement)
Plan du port (CLK, CLR, x_real, x_imag, y_real, y_imag, s_real, s_imag, OVF);
s_real_converter: work.to_fp entité (comportement) Plan du port (s_real, s.re);
s_imag_converter: work.to_fp entité (comportement) Plan du port (s_imag, s.im);
clock_gen: Le processus est
commencer
<Clk = '1 'après Tpw_clk, '0' au bout de 2 * Tpw_clk;attendre 2 * Tpw_clk;clock_gen processus de bout;
stimulus: Le processus est
commencer
<CLR = '1 '; attendre clk = '0';
<X = ( 0,5, 0,5); y <= ( 0,5, 0,5); <CLR = '1 '; attendre clk = '0';
<X = ( 0,2, 0,2); y <= ( 0,2, 0,2); <CLR = '1 '; attendre clk = '0';
<X = ( 0,1, -0,1); y <= ( 0,1, 0,1); <CLR = '1 '; attendre clk = '0';
<X = ( 0,1, -0,1); y <= ( 0,1, 0,1); <CLR = '0 '; attendre clk = '0';
<CLR = '0 '; attendre clk = '0';
<X = ( 0,5, 0,5); y <= ( 0,5, 0,5); <CLR = '0 '; attendre clk = '0';
<X = ( 0,5, 0,5); y <= ( 0,1, 0,1); <CLR = '0 '; attendre clk = '0';
<X = ( 0,5, 0,5); y <= ( 0,5, 0,5); <CLR = '1 '; attendre clk = '0';
<X = (-0,5, 0,5); <y = (-0,5, 0,5); <CLR = '0 '; attendre clk = '0';
<CLR = '0 '; attendre clk = '0';
<CLR = '0 '; attendre clk = '0';
<CLR = '0 '; attendre clk = '0';
<CLR = '1 '; attendre clk = '0';
d'attente;
relance des processus de bout;
architecture de bout bench_Behavioral;