Est «boucle for" stat sous Xilinx XST synthesizabl

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xtcx

Guest
J'ai essayé différents moyens de mode pour faire «à boucle» pour seulement simulation, mais hélas il a donné aucun résultat. Toutes les déclarations qui sont déclarées à l'intérieur de la boucle est toujours vrai, même après les règles constantes sur. Pour exemple, pour i dans (LARGEUR-1) à une boucle où la largeur est INTEGER: = 5 La boucle ne se terminera jamais ... S'il vous plaît aider les experts !.... Je vais donner mon exemple de code si nécessaire ...! Parce que je suis à la moment.Thanks plus déçus !......
 
Z eksperymentu, który F-Secure przeprowadził wspólnie z Europolem, wynika, że konsumenci beztrosko narażają swoje dane osobiste i lekkomyślnie akceptują absurdalne warunki korzystania z sieci.

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[Quote = xtcx] for i in (LARGEUR-1) à une boucle où la largeur est INTEGER: = 5 La boucle ne se terminera jamais ...[/quote] écrire (LARGEUR-1) downto 1 au lieu de (LARGEUR-1) À 1 Je vais vous donner petit processus pour le vérifier ... processus commence par i dans 5 downto 1 rapport boucle "cela est" & integer'image (i) & "itération"; END LOOP; rapport «Je suis sorti de la boucle .."; attendre; processus de bout; POUR boucles sont en général synthétisable, mais pas les boucles while. POUR boucles boucle en fonction d'une variable de boucle qui doit être un entier ou un type énuméré. La variable de boucle ne doit pas être déclarés. concerne ..
 
J'ai fondamentalement d'accord, sauf pour la notation du unsynthesizable boucle while. Ces deux constructions sont évidemment synthétisable:
Code: 
 i: = 0; alors que je
 
Eh bien je n'ai jamais dit que la boucle while n'est pas synthétisable. J'ai dit "en général pour se synthétisable, ce n'est pas le cas avec la boucle while. ' alors que sont enclins à en déduire matériels infinie (qui n'est pas possible pratiquement). Si une boucle while est dirigeant vers le matériel finie alors l'outil de synthèse sera certainement déduire le matériel en conséquence.
 
Oui, votre fait correcte, mais exactement vous n'avez pas dit si une boucle WHILE pourrait être synthétisable du tout. Si vous suivez les débats liés HDL dans le forum, vous devez constater une quantité considérable de malentendus et d'erreurs évidentes. Ainsi je tenais à préciser, que c'est pourrait sera synthétisable.
 
Convenir ...!! Pour ceux qui ne sont pas dans la synthèse des concepts ... nous avons besoin de le mentionner explicitement ..
 
Chers Kvingle, [citer] Le processus commence par i dans 5 downto 1 rapport boucle "cela est" & integer'image (i) & "itération"; END LOOP; rapport «Je suis sorti de la boucle .."; attendre; processus de bout ;!? [/quote] Il semble y avoir une erreur que je ne peut pas corriger ou comprendre ... S'il vous plaît aidez-moi ... Aussi, où pour vérifier la sortie ?.... En testbench ou ModelSim ... je n ' sais quel outil et la version que vous utilisez les gars, mais je n'obtiens pas toutes les améliorations .... Pouvez-vous nous fournir un échantillon d'une boucle For-programme qui vous avez travaillé?, afin que je puisse utiliser et tester le résultat ... . Ma version est Xilinx ISE 8.2i Fondation edition.please m'aider dans clarrify ce doute, cette limite mon niveau de programmation souhaitable! ...
 
Ok.xtcx. J'ai fourni le code pour que vous only.its objectif la compréhension n'est pas synthétisable. écrire une petite entité-architecture pair.Copy ce processus et voir le résultat sur le prompt.you ModelSim commande comprendrez combien de fois la boucle sont exécutées et quand vous êtes hors de lui. Change 'downto' à 'à' et voir ce qui était d'erreur dans votre code. (Ces endians petits et grands .... watch'em) J'espère que cela est clair ... [Size = 2] [color = # 999999] Ajouté après 45 minutes: [/color] [/size] code pour vous .... [Size = 2] [color = # 999999] Ajouté après 2 minutes: [/color] [/size] du code
 
Merci beaucoup kvingle !.... Je vais voir pour le code et de le vérifier ... En tout cas je ne sais pas comment travailler modemlsim en invite de commande .... je vais voir pour elle et la réponse ... Merci ami !.....
 
non boucles statiques ne sont pas synthétisables où les boucles comme statique, sans contrôle de synchronisation systhesizes que CKTS combinatoire, statiques avec commande du temps synthétise comme séquentiel CKS
 
Cher "madhavisai",
non boucles statiques ne sont pas synthétisables où les boucles comme statique, sans contrôle de synchronisation systhesizes que CKTS combinatoire, statiques avec commande du temps synthétise comme séquentiel CKS
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je pourrais le lire, mais je ne comprends pas ce que vous s'il vous plaît precisely.Could l'élaborer avec un petit code si possible? ... Votre aide est très attendu et apprécié !.... Merci !.... Chers Kvingle, j'ai exécuté le code, et c'est vrai que vous avez dit qu'il ya des résultats dans certains avertissement et la boucle se termine si j'oublie "DOWNTO» en boucle FOR. Je peux comprendre que la boucle for fonctionne comme vous l'avez mentionné .... Mais comment cette simulation est gonna aider en temps réel de codage ?.... Y at-il possiblilites que cette boucle peut être utilisée pour le codage en temps réel?. ... Merci
 
[Quote = kvingle] i vous avons fourni le code pour comprendre objectif only.its pas synthétisable. [/Quote] Oui pour les boucles sont utilisées de nombreuses fois dans coding.When vous voulez répliquer même type de matériel. Il est également utilisé dans les bancs d'essai à des fins de simulation. Et vous avez vu l'invite de commande ... vous n'avez pas besoin de faire quelque chose là juste voir le résultat.
 
Hé viennent sur toi ... Je n'ai pas essayé votre programme en temps réel, mais lorsque je tente d'utiliser cette syntaxe pour mon programme, je n'obtiens pas la sortie exacte .... C'est les déclarations à l'intérieur du boucle for semble être l'exécution toujours .... J'ai essayé de vérifier cela avec un petit programme DEL de sorte que je fait qui a conduit à clignoter 5 fois simplement en notant la sortie 10 fois comme ça .., -------- ---------------------------- PROCESSUS Variabel REG: std_logic: = '0 '; BEGIN FOR i IN 10 DOWNTO 0 LOOP reg: = PAS (reg); conduit
 
euh ... Eh bien, vous devez comprendre que ce n'est pas c programming.Whatever vous écrivez crée matériel à l'intérieur de la puce. Imaginez ce qui se passera si vous connectez la sortie de l'inverseur à son entrée ...? votre conception étant purement combinatoire ... alors pas question de clignoter la led car la boucle sont exécutées en quelques retards Delta ....( pas en temps réel) Je vous suggère d'aller pour quelque bon livre sur la synthèse VHDL .. ce qui concerne ...
 
Une LED clignotante dans le code synthétisable doit toujours inclure une entrée d'horloge et d'un diviseur d'horloge, respectivement d'un compteur qui permet de réduire la fréquence d'horloge MHz à l'ordre de grandeur Hz perceptibles, ce qui implique au moins 20 bits de comptoir. Je pense, clignotant LED devrait exemples ont été discutés lors du forum avant, mais une lecture des manuels scolaires VHDL est possible la meilleure option générale.
 
Bonjour Kvingle, refroidir ya .... Je vais à travers "la programmation VHDL par des exemples" AUTEUR Michael Douglas, ainsi que "la conception RTL VHDL» par PONG. Eh bien, le problème est le m version.I compilateur utilisant XST, mais le livre a été écrit en faveur de certains synthétiseur d'autres, je ne crois pas l'name.Even si elle n'est pas le cas, des exemples de boucle seulement et basée sur la simulation des opérations ont été donnés dans de nombreux livres n'entrave pas les opérations en temps réel, c'est comment ils se comportent dans le matériel, par exemple ...... et donc la confusion .... Désolé pour mon petite peste !.....: D Et FVM, j'avais déjà essayé en divisant l'horloge à quelques Hz à exécuter la boucle for, mais nous espérons qu'il a échoué!, je l'ai entendu certains de mes amis qui boucle for n'est synthétisable, mais uniquement à des fins de simulation, non pour REAL TEMPS ... Je pensais que les experts pourraient u avez utilisé dans votre codages, et donc j'ai demandé à la suggestion ... Merci de votre réponse du patient !....
 
Ok. Je vais donner un exemple de boucle for .. synthétisable Voir cette boucle calcule la parité d'un vecteur de 32 bits. avec le fichier que j'ai joint un claquement de matériel donné par le code. vous pouvez voir son entrée 32 un XOR. synthétiser et vérifier à votre fin.
 
J'aime vos amis oxymorons.BTW qu'entendez-vous par sythesizable mais seulement pour la simulation . Ces codes VHDL étant dans la nature primitive je ne pense pas un outil différent, le mutiler. Après tout, comme on dit VHDL est portable.
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Bon, bien, laissez mes amis aller ... Mauvaise them.Ok je vais essayer votre code et vous récupérez le résultat dès ....
 
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