est-ce un bug du compilateur Design?

[jinruan]

il ya un tel code dans ma conception, mais quand je synthétiser le code, je trouve le résultat est mauvais. Quel est le problème? est-il le problème de mon code ou c'est un bug de DC? la bibliothèque cible est slow/CSM25. le code: toujours DOUT @ (clk posedge ou rst_n negedge) if (rst_n!)

 

[news]

W ostatnich miesiącach mieliśmy do czynienia z fałszywymi antywirusami dla Mac OS X, teraz pojawiły się podobne ataki wymierzone w użytkowników przeglądarki Firefox.

Scamerzy działają tworząc strony wykrywające nagłówek User-Agent. W przypadku wykrycia nagłówka typowego dla Firefoksa, użytkownikowi prezentowana jest strona podobna do strony ostrzegawczej Firefoksa. Podobnie jak w wielu atakach...

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[leeenghan]

Salut Jinruan, de la patience et trace à travers la logique. Les deux sont les mêmes. Considérer le résultat de Synopsys, et envisager le cas où DIN DIN == 0 et == 1, et vous verrez comment puce Synospsy est! Soit dit en passant, l'outil utilise scan FF pour mettre en œuvre la logique. Ce ne serait pas une bonne idée si vous voulez insérer scan plus tard, ou parfois le calendrier de la voie SI peut donner surprise (par exemple le temps d'installation très longue). Cordialement, Eng Han

 

[jinruan]

mais quand "din" atteindre la cellule plus lent que "fr" ou quand din est «x» l'état parfois, la simulation dynamique indiquent que DOUT sera toujours en "x" de l'État.

 

[leeenghan]

Salut Jinruan,>> mais quand "din" atteindre la cellule plus lent que "en" Si tel est le cas, votre conception est trop lent pour la vitesse d'horloge. Il ya une raison pourquoi DC créer la logique que cette. Très probablement le circuit est plus petit / plus vite la comparer à celle que vous attendiez.>> quand din est «x» l'état parfois Si vous avez ce problème, vous avez besoin pour améliorer le modèle de la FF. Si "en" est "X" mais les 2 autres entrées du multiplexeur sont à la fois "0" ou "1", puis la sortie devrait être la valeur de l'entrée. Il est possible de modéliser ce comportement en utilisant la porte (même si je ne me souviens pas d'occasion). Cordialement, Eng Han

 

[joe2moon]

>> Mais quand "din" atteindre la cellule plus lent que "en? Il n'a pas d'importance" din "ou" en "signal atteignent la première, tant que les deux d'entre eux sont stables avant la CLK (horloge) front montant. Donc, si votre synthèse rencontré le moment, alors vous ne devriez pas voir "x" (inconnu) apparaissent à la DOUT (sortie). ------------------------- -------------------------------------------------- ------------>> il ya un tel code dans ma conception, mais quand je synthétiser le code, je trouve le résultat est mauvais. Soit dit en passant, il peut-être mieux de faire la vérification logique d'équivalence par l'outil plutôt que de le faire manuellement. (Ex. conforme-LEC ou formalité peut faire aussi bien.) Et ne la STA (analyse temporelle statique) pour s'assurer que le réseau de portes-niveau et correspondant SDF (format standard de retard) dossier répond aux calendrier. Enfin, s'il ya encore des problèmes de simulation au niveau porte existent dans la conception, puis de comparer le résultat de la simulation (peut-être la forme d'onde) entre les «attendus» et le résultat est «incorrect» de retrouver la raison. ----- -------------------------------------------------- --------------------------------- Hope informations ci-dessus peut aider plus ou moins.

 

[ManojG]

Salut Eng Han, S'il vous plaît pardonnez mon ignorance. J'ai un doute quant à la déclaration SDFFRX1 (SI (fr), SE (DIN), D (1'b0), CK (clk), RN (rst_n), Q (DOUT)......); == SDFFRX1 (SI (DIN), SE (fr), D (1'b0), CK (clk), RN (rst_n), Q (DOUT)......); Comme par le RTL chaque fois que le fr == DOUT 1'b1

 

[AH Ling]

toujours DOUT @ (clk posedge ou rst_n negedge) if (! rst_n)

 

[jinruan]

J'ai synthétiser le code avec le style de codage trois, et a constaté que le résultat est le même.

 

[tony_taoyh]

Je pense, vous pouvez essayer d'utiliser: / / synopsys async_set_reset "rst_n" / / synopsys sync_set_reset "en" @ toujours DOUT (clk posedge ou negedge rst_n) if (rst_n!)

 

[heartfree]

Pouvez-vous collez le modèle de comportement de SDFFRX1 dans votre bibliothèque? J'ai même puzzle avec ManojG