R
raja.mst
Guest
Est-il correct d'instancier un module de «toujours» ou «si»
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Est-il correct d'instancier un module de «toujours» ou «si» dans Verilog?
S
sree205
Guest
ce n'est pas possible
K
khaila
Guest
sûr que non. Il impossible.
W
www.testbench.in
Guest
Par exemple le module est exécuté dans la compilation, où comme toujours, et si est exécuté en temps de simulation. www.testbench.in