est la vérification formelle vraiment nécessaire?

[jelydonut]

Dans quelles situations serait la synthèse de créer un netlist pas logiquement équivalente à la RTL?

jelydonut

 

[bronzefury]

Certainement oui,

Ce n'est probablement pas important à l'étape de conception que vous avez mentionnés.Mais, je pense que la vérification formelle est très utile quand un post-netlist modifier mise en page doit être faite.Comme vous le savez probablement, un post-netlist mise en page est quand toutes les portes ont été positionnés sur le die et les fils de connexion ont été mis en déroute.

Par exemple, une affaire qui peut arriver quand un bug se trouve en fin de cycle de conception et il a été déterminé qu'il serait trop coûteux dans le calendrier et le travail à Réorganiser la puce.Ainsi, généralement, une approche pour résoudre ce problème serait de faire un changement dans RTL pour corriger le bogue et exécuter la simulation pour vérifier la correction.Une fois que cela est terminé, j'espère que le correctif est un mineur, de les éditer et de comparer la netlist RTL avec la netlist par vérification formelle.

 

[sam31]

Oui!!
Pourquoi?
Outil de vérification formelle de nous aider à trouver le code RTL mauvais résultat qui induisent synthé bad plus tôt dans le cycle de conception>> gain de temps de conception frais
, Vous n'avez pas besoin de mettre synthèse / simulation de mise en page si vous faites la simulation RTL Vérification formelle vs RTL synthèse / mise en page STA