Exécuter VHDL en cadence

[jowong1]

Salut, je me demandais si quelqu'un a eu l'expérience en cours d'exécution des fichiers VHDL dans un environnement Cadence. Qu'est-ce que je voulais dire, c'est que, vous avez écrit dans un fichier VHDL design.vhd puis supposingly importation dans la cadence et le générer entité et structurelles et un symbole. C'est ce que je suis, mais alors quand j'essaie de le simuler, je rencontre 2 problèmes: 1) Je ne suis pas sûr de ce que ma relance parce VHDL est numérique et si j'utilise Analog environnement, tout est analogique. 2) Il n'arrête pas de dire quelque chose comme ça "ERROR: netlister: incapable de descendre dans l'une des vues définies dans la liste de vue:« spectre cmos_sch entité cmos.sch ahâl structurelles veriloga schématique, mais "pour I4 instance dans le procès de la cellule." au moins l'entité et CELLview structurels sont là pour I4 instance. Ai-je fait quelque chose de mal? Merci

 

[edaguy69]

LDV Cadence utilisation.

 

[spweda]

LDV n'était plus pris en charge par Cadence. Il a été remplacé par Incisive.

 

[gerryhsu]

LDV est appelé SIU dans la nouvelle version

 

[jowong1]

Salut, je n'ai installer le paquet SIU, mais je ne peux que semblent faire Verilog dans AMSDesigner mais pas VHDL, il dit qu'il ne peut pas descendre à la cellviews que je spécifiques. Depuis VHDL a vues comme «entité» et «comportement», une liaison I de mon bloc de comportement car il est comportemental défini, mais il dit qu'il ne peut pas descendre dans la CELLview comportement. La façon dont je générer la vue comportement est d'utiliser VHDL-En Merci à tous pour l'aide