Expliquez-moi concept d'horloge virtuelle dans la limitation de la conception

D

dak-ju

Guest
Salut quelqu'un peut m'expliquer le concept de l'horloge virtuelle en contraignant un dessin? dak Regards-ju
 
quand notre aide DC, clk compose de l'horloge réelle et horloge virtuelle, horloge temps réel a sa source, virtuelle n'a pas sa source, nous pouvons définir d'entrée et de sortie du retard par rapport à l'aide virtuelle comme horloge de référence, il a également utile dans la limitation de la logique peigne.
 
plus d'infos pour l'horloge virtuelle: Au lieu d'utiliser set_max_delay de bloquer ur contrainte combo, u peut utiliser l'horloge virtuelle et set_input_delay utilisation et set_output_delay, qui peut diminue la consommation d'exécution et de la mémoire en DC. Hope this helps:)
 
[Quote = silverbyte] Il ya un bon post sur les horloges à Virtual h ** p: / / loxos.blogspot.com/2005/04/timinganalysis-why-virtual-clocks.html Que pensez-vous de cette explication [/quote] Salut, ya tout à fait agréable. Mais s'il vous plaît me dire comment vous déclarer horloges virtuelle et d'associer la même chose avec tout bascule. Cordialement,
 
Salut, Définition horloge virtuelle est simple. Faites comme ci-dessous: create_clock-name "clk_virtual" - période de forme d'onde {0} x Cordialement, dak-ju
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create_clock-name "clk_virtual" - période de forme d'onde {0} x C'est bien, mais je crois que cette commande est utilisée dans le compilateur de conception, qu'en est-il d'autres outils de CAO, est-il possible de l'utiliser dans d'autres outils de CAO?
 
horloges virtuelle est utilisée pour contraindre la logique combinatoire, vous pouvez également contrainte I / o horloge WRT virtuel, afin d'obtenir de latence pour horloge temps réel.
 
Je ne suis pas vraiment comprendre ce sujet. Pouvez-vous fournir quelques schéma et une explication. Votre effort est très apprécié. grâce
 
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