Fast GUI basé l'outil de l'intégration structurelle pour l'ingénieur HDL

[Topweaver]

Je suis désolé si vous avez vu ce sujet à la zone de téléchargement du logiciel.
On me dit de mettre un tel sujet ici.

Topweaver v2.0
Un outil basé sur l'interface graphique pour la connexion de modules HDL, appelé aussi structurelles
l'intégration.Vous pouvez l'utiliser dans l'ASIC, FPGA ou dessins CPLD.

CARACTERISTIQUES
Ports Extrait de modules de cellules automatiquement
Full Verilog mixtes, VHDL et Verilog 2001 soutenu
Automatiquement la langue de reconnaissance
Connecter les ports de l'interface graphique
Great aide visuelle lors de la connexion
La technologie Smart Link vous permettent de connecter les ports automatiquement
Combinaison d'autobus et la construction inout
Générer Verilog / VHDL module de connexion automatique
Sortie résumé module détaillé en format HTML
Les sorties au format de fichier liste
DelayGen
...

Page d'accueil: http://www.topweaver.com
Télécharger: http://www.topweaver.com/download.htm
Quick Demo: http://www.topweaver.com/demo.htm

Topweaver.com

 

[Vicent Yang]

Très bon outil merci pour ton postWarning / # 1 - Non merci, ou d'autres postes inutiles à Elektroda!

 

[Topweaver]

Merci.J'ai passé plusieurs mois à l'écriture de ce programme.Pour la journée de travail, j'écris presque Topweaver la nuit et holidays.I vous remercions de votre aide si vous pouvez recommander Topweaver à d'autres.

 

[Vicent Yang]

Est-ce que cet outil testé avant ou ses une version bêta.Ce que je veux ne je peux compter sur cet outil ou bien je dois le tester avant de l'utiliser beaucoup.

 

[Topweaver]

Salut.Topweaver v1.0 est sorti en Mai 2002.Topweaver v1.1 est sorti en Juin 2002.V1.1 Courez stablement pendant des mois.Jusqu'à Mai de cette année, j'ai décidé de laisser Topweaver ont plus d'utilisateurs.Les codes sont ajoutés pour rendre plus facile à utiliser.Le fichier exécutable complet a été construit en Septembre 2003.Avec le début de la rédaction de documents et le nouveau site web, j'ai donné le logiciel pour tester mes amis, qui sont les FPGA professionnels / ingénieurs ASIC.Plus de 50 projets réellement Topweaver ont été testés pour ces deux derniers mois, y compris le grand projet ayant plus de 1000 ports.Je pense maintenant Topweaver v2.0 est stable.Vous pouvez télécharger et le tester à http://www.topweaver.com/download.htm.
Observe

 

[eltonjohn]

J'essaie d'utiliser Topweaver .. avec un coeur plein de travail ...mais il ne peut extraire les modules en VHDL ..et je ne sais pas pourquoi .. il ne voit pas une chose en VHDL mais quand je "tisser", il Verilog travaille ..
Aussi bien la version de mon IP dans Verilog an .. travail VHDL
L'aide est très pauvre ...
tout organisme a accompli un travail avec ce ..

Est-il posible de tissage seulement avec les descriptions TOP des modules???TOUT le monde sait

 

[Topweaver]

Salut, Topweaver V3.0 est maintenant sous le test final avant la libération.S'il vous plaît patienter quelques jours.Merci.

 

[yeewang]

Salut, topweaver, great job.

J'envisage de commencer 1 projet moi-même.
Travail de nuit semblables à vous,

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />J'ai quelques question ici.

Comment avez-vous écrire le Verilong / VHDL parser?Lex / Yacc ou d'autres?

Quelle bibliothèque graphique utilisez-vous?J'ai remarqué que vous soutenez à la fois Windows / Linux version.Ce qui signifie, que vous avez utilisé une plate-forme indépendante de la bibliothèque d'interface graphique, n'avez-vous pas?

Thx in advance.

 

[Oxford]

C'est un bon concept!Je vais l'utiliser dans mon OS, plus tard, je
donner une réponse.
merci pour ce formidable outil.

 

[Topweaver]

Salut, l'analyseur est développé de manière indépendante.Les bugs en v2.0 a été résolu dans v3.0.Le soutien à Linux, est basé sur le vin.En v3.0 de nombreuses fonctionnalités sont ajoutées, et la restriction est supprimée.Le document sera better.Thank vous.