FATAL_ERROR: Xst: Portabilité / export / Port_Main.h: 143:1.17

[darshankumar]

Salut, je fais la mise en œuvre aes sur FPGA. je ne suis pas synthétisés pour le code ci-dessous. module de test (sortie [127:0] y, entrée CLK); reg TVD; reg [383:0] tv [512:0]; reg [383:0] tmp; reg kld, ld; reg [127:0] clé; reg [127:0] plaine, l'ICPC; reg [127:0] text_in; fils [127:0] text_out; fils [127:0] text_out2; reg [127:0] text_exp; fils fait, done2; entier n, error_cnt; initiale commencer kld = 0; error_cnt = 0; répétition (4) si (clk == 1'b1) commencent tv [0]

 

[pratibha m dhotrad]

Salut darshankumar, t votre code contient aucun des cas mentionnés dans le lien ci-dessous? Il suffit de vérifier et de corriger en conséquence. Si ce n'est pas, ouvrir un webcase et essayer d'obtenir une solution de contournement pour cela. http://www.xilinx.com/support/answers/24823.htm Do appuyez sur la touche m'a aidé, si cela est utile. Merci

 

[vipinlal]

Le code a de nombreuses constructions qui ne sont pas synthétisable .. deux d'entre eux sont les suivants: n ° 1, si (clk == 1'b1)

 

[fpgadsgnr]

Premièrement: Vous ne pouvez pas avoir de procédure ayants droit (les états assignent) à l'intérieur du bloc initial. Deuxième: blocs initiaux sont ignorés, sauf pour la synthèse d'un cas très spécifiques dans certains outils de synthèse, votre code tout entier semble à l'intérieur du bloc initial. Le style de codage doit être corrigé. Merci, Fpgadsgnr