fichier de vidage FSDB dans ModelSim?

[jamesyang1209]

Dear Group,

J'utilise ModelSim pour la simulation.Je peux FSDB fichier de vidage (de Debussy), en écrivant quelque déclaration en Verilog code.Mais je ne sais pas comment écrire un stement de le faire dans le code VHDL.S'il vous plaît me dire.

Merci à l'avance.

 

[cganeshprabhu]

Salut,

I Think U n'utilisez pas le pli ModelSim correctement.Voici la procédure la façon de le faire.

dans la liste des fichiers VHDL, d'abord compiler novas.vhd de u'r / share / PLI / modelsimfli / file novas.vhd

puis dans le module de haut niveau (banc d'essai) d'utiliser cette ligne et aussi l'ensemble des commandes.

utilisation work.novas.all

processus
commencer
fsdbDumpfile ( "vhdl.fsdb");
fsdbDumpvars (0, "au plus haut niveau le nom du module"); # # cette ligne est importante et le champ d'application est également importante dans la conception VHDL.
Terminer le processus;Maintenant, il marchera bien

Observe,
Ganesh

 

[jamesyang1209]

J'ai essayé de copier novas.vhd ModelSim répertoire du projet, puis le compiler.N ocour erreur.
Mais, après j'ajoute "work.novas.all utilisation;" dans mon banc d'essai lorsqu'il rencontre une erreur:
" 'novas' n'est pas une bibliothèque ou un forfait."Puis-je changer pour «utilisation work.pkg.all;» depuis un paquet d'appel pkg dans novas.vhd.
Compile passer, banc d'essai erreur.

Après cela, je ajouter suit dans l'architecture de la test_top
processus
commencer
fsdbDumpfile ( "vhdl.fsdb");
fsdbDumpvars (0, "test_top");
Terminer le processus;

Ensuite, exécutez la simulation, "message test_top avait été traversée" est affiché tout le temps et le temps de simulation n'a pas augmenté.
vhdl.fsdb a été dump, mais seul le temps 0 (temps n'a pas d'augmentation).
Pourquoi?
Et, dois-je ajouter "-PLI novas.dll" dans les options simlation?

 

[tarkyss]

c'est parce que la novas.vhd vous avez utilisé est incorrecte
Je fais juste comme cganeshprabhu trop dit, il ne peut pas travailler
Maintenant, je trouve pourquoi
vous devriez utiliser
action $ debusy_inst / / PLI / Scirocco / $ platform / novas.vhd
Désolé, il est trop vieux

 

[aji_vlsi]

Salut,
Il vous manque un attendre à l'intérieur du processus VHDL, faites:

Coderocessus

commencer

fsdbDumpfile ( "vhdl.fsdb");

fsdbDumpvars (0, "test_top");

wait; [/ b] - Vous avez raté ça!!

Terminer le processus;

 

[janson_lu]

Salut, aujourd'hui je rencontre une question, pls help me!
dans mon desing, le module supérieur est Verilog, en baisse de module ont module VHDL, comment dois-je le fichier dump FSDB dans ModelSim?

 

[ljxpjpjljx]

aussi vous pouvez exporter avec le fichier VCD!

 

[janson_lu]

J'ai essayé, Tks it's ok! pour ljxpjpjljx!