fichier d'inclusion dans verilog

[senddilu]

Pour inclure un fichier dans verlog, j'ai utilisé `inclure dans un module de test. Donc, mon objectif était d'appeler les tâches qui sont définis dans d'inclure le fichier "task_def.v" tout compliling, j'ai essayé de compiler les deux le module de test et task_dev.v Modelsim rapporte beaucoup d'erreurs pour les variables déclarées dans les fichiers. Comment se débarrasser du problème.? -Merci Senddilu

 

[HolySaint]

que la constitution du dossier qui contient le fichier de travail est autorisé

 

[ljxpjpjljx]

aussi vous devez ajouter quelques options!

 

[m2star]

Comment faire pour inclure le fichier dans verilog s'il vous plaît aider ............. i `utilisation incluent, mais sa ne fonctionne pas .........

 

[ljxpjpjljx]

quand vous faites la simulation, vous devez également ajouter à inclure le chemin!

 

[Anil Rana]

Dans `inclure garder par rapport au répertoire dans lequel vous compilez.