fifo ASYNC en Verilog - Tableau de bord de mise en œuvre

[hzhang96]

J'essaie d'écrire un banc d'essai & testcase dans SystemVerilog
pour vérifier une FIFO asynchrone.
Pourrait-on donner quelques exemples de code?
Comment puis-je tester le scénario de l'écriture et la lecture simutnously?
Comment puis-je mettre en œuvre ou appelez le tableau de bord?
Merci!
kitty

 

[ljxpjpjljx]

essayez OVL, il peut vous fournir de nombreux exemples!