FIFO18

[choonlle]

Dans le FIFO conception Xilinx, quelle est la raison en utilisant le reset synchrone pour 3 cycles CLK?

 

[echo47]

Il a probablement sauvé un peu de silicone dans la canalisation du FIFO, ou amélioration de la vitesse.

Les mots de la-5 Guide de l'utilisateur Virtex:Remise
Reset est un signal asynchrone pour des taux FIFO multi, et synchrone pour FIFO synchrone.
Reset doit être affirmée pour les trois cycles de réinitialiser tous les compteurs de lire et d'écrire l'adresse et l'initialisation des drapeaux après la mise sous tension.
Réinitialisation n'efface pas la mémoire, ni ne précise le registre de sortie.
Lorsque RESET est affirmé haut, vide et ALMOST_EMPTY sera mis à 1, pleine et ALMOST_FULL sera remis à 0.
Le signal de réinitialisation doit être élevé pendant au moins trois heures lire et à écrire cycles d'horloge pour s'assurer que tous les états internes sont réinitialisés sur les valeurs correctes.
Au cours de RESET, rden et WREN doit être tenue faible.

 

[choonlle]

Pourquoi avez-vous dit que sans doute mettre un peu de silicone, d'améliorer la vitesse?Quelle est la raison?

 

[echo47]

La plupart des systèmes pipeline sont difficiles à rétablir de façon synchrone, nécessitant un logique combinatoire.Il est inutile d'inclure la logique qui est rarement utilisée (par exemple, seulement après la mise sous tension).La logique d'appoint consomme de silicium et peut diminuer la fréquence d'horloge maximale.Xilinx designers sans doute trouvé un moyen de simplifier la logique de réinitialisation en permettant une remise à zéro d'impulsion plus de se propager lentement à travers le pipeline FIFO.

C'est tout simplement mon avis!