fixant la fréquence d'après la synthèse de simulation

[nikhilindia85]

salut guyz.i ont conçu un 32 bits MIPS processor.i ont synthétisé mon dessin en cadence RTL compiler.i ont défini comme la période d'horloge 15000picosec en a synthesis.i critique 9000ps retard de jeu et de la critique 6000ps.so retarder mon max freq est moins 100Mhz.but mon design
n'est pas de travail à 100mhz.some du signal de sortie ne sont pas en mesure de produire les sorties à 100mhz.design travaille seulement à 10mhz.why
qu'il se passe et comment pouvons-nous améliorer clk freq

 

[sumit_techkgp]

Il
n'est pas possible et peut améliorer.S'il vous plaît vérifier si les contraintes sont appliquées correctement ou non.Pourtant, si u obtenir de tels problèmes, et je pense que la nécessité de pipeline Datapath.Vérifiez également Que les ports sont enregistrées ou non, cela est très important que vous êtes en essayant de synthétiser un peu plus de vitesse!

 

[nikhilindia85]

comment pipeline tha critique path.actually Je sais que le concept de piupeline, mais je ne sais pas comment appliquer it.plz chacun peut élaborer à ce sujet.