FPGA affectation des broches, comment faire une bonne affectation des broches pour la conception

[tariq786]

Salut les gars,
Je ne suis pas clair sur l'affectation des broches d'E / S dans votre conception dans l'environnement de Xilinx.

Tout d'abord il ne donne vraiment un avantage en vitesse grand si vous assignez des épinglettes aux I / O dans votre conception?

Si oui, comment faire une bonne affectation des broches E / S dans votre conception?par exemple,) je travaille sur AES (Standar chiffrement avancé) ISE Xilinx.Je veux savoir whats la vitesse maximale de ma mise en œuvre?Est-ce que faire une bonne affectation des broches d'E / S dans l'aide de la conception à la réalisation meilleure vitesse possible?

Toute personne qui a synthétisé AES ou de conception similaire, s'il vous plaît partagez vos pensées.

 

[shitansh]

Salut,

FPGA Beaucoup ont flip-flops construit à l'entrée et les tampons de sortie afin d'optimiser
le calendrier et sortir de la puce.Parallèlement à ces Special I / O buffers sera un
optimisation pour activer ou désactiver l'emballage de ces registres à l'I / O.
Figure 16.8 illustre le concept de l'emballage des registres dans le I / O buffers.<img src="http://images.elektroda.net/68_1262579977_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA affectation des broches, comment faire une bonne affectation des broches pour la conception"/> Il existe un certain nombre d'avantages à placer un registre dans l'I / O:
.Les délais, à l'I / O du FPGA sont réduits au minimum.
.Plus de logique est disponible en interne.
.D'horloge supérieure-à-out timing.
.Supérieur d'installation de chronométrage.

L'inconvénient de cette optimisation est qu'un registre qui est placé dans un
I / O buffer mai ne pas être placées de façon optimale pour que la logique interne comme le montre la
Figure 16.9.<img src="http://images.elektroda.net/97_1262580040_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA affectation des broches, comment faire une bonne affectation des broches pour la conception"/> Pour les modèles à grande vitesse qui ont des exigences délai très court imparti à la fois aux I / O
et la logique interne, elle mai être avantageux d'ajouter une autre couche de pipeline
registres à l'I / O si permis par le protocole de conception comme le montre la Figure 16.10.<img src="http://images.elektroda.net/73_1262580109_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA affectation des broches, comment faire une bonne affectation des broches pour la conception"/> S'il ya un grand nombre d'I / O registres, la couche de pipeline supplémentaire mai ajouter
significative les frais généraux en termes d'utilisation de registre et potentiellement de la congestion.

Un registre de pipelines supplémentaires mai être nécessaires pour des conceptions à haute vitesse lors de l'emballage
registres en I / O.

J'ai donc, si il n'y a pas serré / O exigences temporelles et il ya relativement
grand nombre d'I / O registres, cette optimisation n'est pas recommandée.

HTH
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Shitansh Vaghela