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Sink0
Guest
Salut, j'ai besoin de créer un nwtwork M-LVDS fonctionnant à 50 100 Mbps. Comme je ne pouvais pas trouver un pilote qui pourrait être placé à courir que le réseau multdrop (tout protocole et de liaison de données conçu avec des paquets de petites et de taille variables (max 256 octets) serait approprié) que j'ai conçu moi-même sur un FPGA. Sur le côté uC / DSP il ya une interface 8 / 16 bits en parallèle et à la M-LVDS l'horloge est récupéré avec un suréchantillonnage des données (en utilisant la montée et le bord de l'automne et une deuxième horloge avec 90 degrés de phase tel que décrit dans ce papier: http://www.date-conference.com/proceedings/PAPERS/2010/DATE10/PDFFILES/IP2_04.PDF Les questions fisrt est:. Est-ce possible de mettre en œuvre ces suréchantillonnage sur un CPLD? Est CPLD obtenu tout type de PLL ou quelque chose comme ça Deuxièmement:? Pensez-vous que les CPLD vont rester sur le marché pour une longue période ou ils vont disparaître et il y aura simplement FPGA Troisième: Cet appareil doit obtenu un vraie petite empreinte. Le meilleur que j'ai trouvé était une EP1C3 d'Altera, mais quelqu'un sait combien de temps va prendre jusqu'à ce que ce périphérique est interrompu? Toute sugestion d'utiliser un CPLD ou FPGA pour cette conception, ou suggestions de toute fottprint petite (pas BGA) FPGA d'Altera ou Xilinx (j'ai eu le câble de téléchargement des deux et ne voulez pas obtenir un nouveau). Merci!