fréquence d'entrée CPLD limite supérieure

[cesariv]

Quels sont les facteurs qui déterminent la fréquence d'entrée maximum, que je peux demander à un CPLD.

Pour une CoolRunnerII Xilinx, qui est la fréquence maximale d'entrée?

 

[goutte de ros]

Vous pouvez le chercher dans la feuille de périphérique.

 

[cesariv]

Oui, mais il ya plusieurs spécifications, ce que je veux savoir, c'est l'entrée beetwen retards relation et la fréquence d'entrée max?

 

[spriteice]

La fréquence d'entrée max est déterminé par un certain nombre de choses, telles que le retard logique combinatoire (niveau de la logique), la puce elle-même (note de vitesse)., Etc

 

[cesariv]

pourquoi retard est lié à la fréquence?

le rôle de retard est seulement de reporter dans le temps un signal sans regarder sa fréquence, n'est pas?

 

[Chinara]

Normalement, nous concevons les FPGA ou CPLD de manière synchronisée.En d'autres termes, nous devrions en tampon les données ou le signal de commande.Si le retard est plus grand que le cycle de l'horloge, le signal peut être déclenché dans une mauvaise voie.Ainsi, le retard est très important de la evalute freqency max de la puce.

 

[Big Boy]

Supposons que vous avez un dispositif, relié à l'entrée CPLD.Le dispositif, sur un front d'horloge, la production des données au CPLD.

Or, cette horloge est également utilisé par le CPLD.Le CPLD faut du temps pour traiter les données en entrée, et mettre le résultat correct à l'entrée de ses registres de sortie, * avant * le front d'horloge suivant.

Il ya 2 choses principales en cause ici.Tout d'abord, lorsque le front d'horloge survient la première, et le dispositif envoyer les nouvelles données de la CPLD, il ya un petit délai entre le bord de l'horloge et des données valides.Ensuite, il ya un délai nécessaire par le CPLD pour évaluer ces données, et produire des résultats corrects.

Ce n'est que lorsque le résultat est évalué Currectly, que le front d'horloge suivant se produire (où ceux qui résultent des données se déplacé dans le CPLD flip-flop).

Ainsi, la fréquence d'horloge maximum dépendent
- Le CPLD vitesse grade (à quelle vitesse il peut évaluer des expressions, par son bloc logique).
- Le délai entre le bord de l'horloge et l'heure à laquelle les données sont valides au niveau des broches d'entrée CPLD.Cela peut être dit au synthétiseur et P & R avec des paramètres.

Le délai de sortie peut également être spécifié, alors le compilateur »peut minimiser les délais de sortie de la puce suivante.

Tout cela affecte la fréquence maximale sur le CPLD.

 

[Vonn]

Elle dépend aussi de votre code VHDL!
pour la même puce et même les fonctions nécessaires, des codes différents reflète à la fréquence maximale (c. à d. utilisant un bord d'horloge ou les deux et ainsi de suite ..)
Ceci peut être facilement démontré par le rapport de synthèse

 

[kk_10]

Oui, mais il ya plusieurs spécifications, ce que je veux savoir, c'est l'entrée beetwen retards relation et la fréquence d'entrée max?

 

[cawan]

Il ya de multiples facteurs qui décident de la fréquence maximale, comme la complexité logique, au niveau du registre, et la densité de votre conception.En général, il est recommandé de limiter la densité de vos logique à 75% du total LE.Selon le datasheet Xilinx, 2 CoolRunner peut aller jusqu'à 333 MHz.Quoi qu'il en soit, ne pensez pas que vous pouvez faire un dessin ou modèle 333 MHz en utilisant CoolRunner 2.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />

 

[nj_jack]

vous pouvez vous référer à la fiche technique associée.

 

[nbastar]

je utiliser la puce de epm7128slc84-15, et l'horloge est 250ns.
Son entrée trequency franchir ses limites?
puis-je faire?

 

[Black Jack]

Vonn a écrit:

Elle dépend aussi de votre code VHDL!

pour la même puce et même les fonctions nécessaires, des codes différents reflète à la fréquence maximale (c. à d. utilisant un bord d'horloge ou les deux et ainsi de suite ..)

Ceci peut être facilement démontré par le rapport de synthèse

 

[NEX]

Salut,

Je suis un peu novice à cela, mais si vous avez un schéma ou un code VHDL, après la simulation (disons Xilinx Foundation) logiciel souhaite la fréquence maximale et beaucoup de retards d'autres ...

Cheers!

 

[Jackwang]

fréquence supérieure est déterminée par de nombreux facteurs.
1 complexité du système.
2 techniques du programme.
3 Le rendement puce.
4 occasion application.
etc

 

[zf0579]

la fréquence supérieure est deterimed par voie de transport clés.pourquoi?parce que, si de nouvelles données d'entrée, mais vous les anciennes données n'a pas été envoyé, alors dans un endroit le rapport ne répond pas à temps.Pour augmenter votre fréquence supérieure, vous pouvez utiliser des pipelines.

 

[frais]

Vonn a écrit:

Elle dépend aussi de votre code VHDL!

pour la même puce et même les fonctions nécessaires, des codes différents reflète à la fréquence maximale (c. à d. utilisant un bord d'horloge ou les deux et ainsi de suite ..)

Ceci peut être facilement démontré par le rapport de synthèse