gratuitement des outils SystemVerilog

[Mike_D]

Y at-il des outils libres qui soutiennent SystemVerilog? Je cherche dans les outils de CAO et les méthodes de conception au travail (heureusement assez bien en commençant par une ardoise vierge), et au moins pour la vérification SystemVerilog semble faire à peu près tout ce que je suis à la recherche (contraint au hasard, des assertions, etc.) J'ai pu obtenir une copie du Questa eval ou Aldec, mais puisque c'est pour une si courte période de temps que je veux faire une meilleure idée de la première langue, je peux donc l'outil eval pas le langauge lui-même. Je ne suis pas sûr à 100% je veux nous prendre cette route encore, et la différence de coût est énorme. Merci, Mike

 

[stevenlee]

modèle SIM

 

[Mike_D]

Eh bien, je cherchais à titre gratuit (moins que dans la bière, sinon F / OSS). Et est ce que Mentor Questa appelle leur version haut de gamme ModelSim maintenant, ModelSim SE n'a pas le support complet pour bancs de test ou d'assertions SystemVerilog.