HDL compilateur vs Modelsim

[research235]

Bonjour les gars,

Je suis le compilateur pour la synthèse de la conception avec des options différentes, maintenant, après la synthèse i écrire le fichier en format Verilog pour la simulation de la synthèse de poste.

maintenant mon dought est, me dit d'utiliser la carte SIM modèle pour la simulation je suis juste woundering pourquoi n'est pas possible pour moi de nous compilateur HDL du synopsis ..J'ai utilisé NVER Compier HDL ..mais oui .. ModelSim

Est-ce que je ne vois pas les formes d'onde dans le compilateur HDL moment ...Suresh

 

[gliss]

Je pourrais me tromper, mais je crois que vous avez besoin de netlist sortie Compiler Design afin d'exécuter un niveau porte, la simulation de synthèse post.HDL compilateur produit une sortie dans un format interne Synopsys.
Si vous avez des DC et ModelSim, vous n'avez besoin de rien d'autre à effectuer une sim porte.

 

[rsrinivas]

Oui,
Need U DC et ModelSim c'est assez.
compiler les testbench.v netlist.v et la bibliothèque
fichier à partir de corelib.v DC dans ModelSim et u doivent
obtenir les résultats escomptés à condition ur code (original)
a fourni à la netlist correct.

 

[research235]

Eh bien les gars

Merci beaucoup pour les suggestions ur, il a été très utile, mais encore une fois ..Je voudrais savoir est-il pas possible d'utiliser compilateur HDL seul pour la simulation à la fois au niveau RTL et porte ..

Suresh