J
jimjim2k
Guest
Salut
HDLmaker (pour les ASIC, FPGA, Verilog, VHDL)
HDLmaker est un outil pour générer Verilog et VHDL.HDLmaker simplifie le développement de conceptions complexes FPGA ainsi que des cartes de PC en effectuant les tâches suivantes:Écrit hiérarchique du code VHDL et Verilog
Retargetable Génère pad anneaux IO
Génère tous les scripts nécessaires et rendre les fichiers
Mulitlanguage soutient les projets
Convertit PCB listes net en VHDL et Verilog
Génère SCALD et PADS netlists conseil PCB
Génère les schémas au format Postscript
Les dessins sont portables entre les familles de FPGA et d'outils CAE
Simplifie la réutilisation de code HDL
Convertit HDLmaker, Verilog et VHDL fichiers en pleine hyper lien HTML
Le concepteur écrit les cellules des feuilles et définit les Pins, HDLmaker fait le reste.1.h ** p: / / www.polybus.com/hdlmaker/
* -> T
tnx
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