help: fpga calendrier violation

[zhangpengyu]

Salut
J'utilise Xilinx v4 xc4vlx200.
mais après mise en œuvre,
le calendrier
n'est pas de répondre.
route retard occupent 60% du chemin de calendrier, que puis-je faire pour réduire le retard de la route?
merci

 

[Iouri]

1.essayez d'utiliser des lignes de conduite
2.si elle MultiClock conception assurez-vous d'utiliser la double horloge FIFOs et quand les signaux d'horloge d'un passage à niveau à un autre domaine, vous faire propertlly
3.Assurez-vous que l'état des machines fait selon la conception recomendations (app quelques notes sur ce forum)
4.Assurez-vous de suivre la conception de Xilinx Recomendation

 

[bansalr]

car il
s'agit d'un retard d'acheminement recommandation ci-dessus ne sera pas grand-chose.Comme ci-dessus recommondation aidera seulement de la logique de ne pas retarder l'acheminement de retard.

Augmentation niveau de l'effort dans la carte et par.
Utilisez le calendrier d'emballage en option la carte-calendrier.

Ou utiliser SDPM.(multi-pass et route)
Si u ont verrouillé pins ou des blocs puis essayez de changer la goupille de verrouillage, si possible.

 

[ram]

salut,
vous pouvez essayer Manul floorplanning.

ou
use-xe en place et la route
ram