[HELP] problème de synthèse DC

[david2006]

Lorsque j'utilise DC pour synthétiser un module haut:
module TOP (I2C_01H [1], I2C_01H [3], I2C_01H [2 ],...);
...
endmodule

après la synthèse: le devenir du module:

module TOP (Port1, Port2, ,...); PORT3
...
endmodule

DC a changé le port_names top!Je tiens à préserver l'ancien port_name après la synthèse. Afin qu'il conviendra de simulation.
Existe-t-il DC commandes de préserver la port_name?

Merci beaucoup.

 

[stevepre]

Le problème, c'est le port de votre TOP est une sélectionnez partielle d'un vecteur, qui est en fait pas bon en Verilog.Ainsi, des outils de synthèse de modifier automatiquement qu'il s'agit d'un format plus convivial.

Pourquoi avez-vous ce genre de ports en premier lieu?

 

[funzero]

DC a un change_name_rules commande.vous pouvez référencer.