Heure de fractionnement

[Digital-L0gik]

Salut à tous,

J'ai une grande vitesse d'horloge la sortie d'une pièce d'ip fois que les données issues de chaque bord de cette rapide clk.Ma conception exige que je partage cette horloge par 2, et je le fais par un simple flip flop configuration (pas de PLL est disponible à l'emploi).Mon souci est que mon horloge divisé pointe pourrait arriver plus tard pour des tongs, qui sont certains de la capture des données sur la circonscription, plus rapide clk.Le danger est la perte de données.Que puis-je faire pour gérer la possibilité d'un retard de pointe?

Merci.

 

[news]

Poniżej można zobaczyć ciekawy wykres, przedstawiający udział poszczególnych rodzajów aplikacji / materiałów odnośnie ich popularności z całej puli oprogramowania dostępnego na App Store. Na pierwszym oraz drugim miejscu mamy książki (z czego wynika, że ludzie naprawdę czytają książki na ekranach … <a href="http://www.frazpc.pl/aktualnosci/573961,W-App-Store-na-liczniku-stukno-300-000.-300-000-aplikacji-dostpnych-dla-iOS.html">Continue reading <span class="meta-nav">→</span></a>

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[shelby]

Tout d'abord, les données en cours de lancement de l'horloge rapide et capturé par la lenteur de l'horloge ne peut être lancé chaque cycle, autrement la lenteur horloge manquez la moitié des données.Si votre design prend soin de tout cela, alors vous
n'avez pas de soucis.Les deux horloges peuvent être groupés ensemble et équilibrée au cours de la synthèse d'horloge arbre pour
s'assurer que tous les bords horloge arriver à la même période.

 

[Digital-L0gik]

Oui, je compte pour cela.Merci pour la réponse.Vous avez raison, l'arbre de synthèse d'horloge prendra soin d'elle.