HFN synthèse et CTS

P

praneshcn

Guest
Salut,

Quelle est la différence B / W HFN synthèse et CTS?

 
hfns est net fanout synthèse de haut habituellement v fera pour ventilateur haut des filets comme reset et de numérisation

 
Vous voulez dire HFNS est remis à zéro et de numérisation.
et CTS est clock.I pense que l'horloge est également du ressort Hign Fanout net (HFN).

S'il vous plaît clair moi, je suis confus.

Merci,
Chinni

 
HFN synthèse est fait pour les broches de réinitialisation etc., Avant la CTS.Ceci est fait pendant la phase de zéro tandis que le RC filets d'horloge sont synthétisés uniquement pendant CTS.Parce que les filets d'horloge sont à déterminer avec un soin particulier.

 
HFNs sont synthétisés dans frontal aussi ....mais à ce moment pas d'info de placement de cellules standard est disponible ...donc outil de backend s'effondre HFNs synthétisés.Il resenthesizes HFNs basée sur le placement d'infos et de manière appropriée tampon inserts.Objectif de cette synthèse est de répondre aux exigences d'installation délai soit enfoncée.

Pour horloge aucune synthèse est réalisée en frontal ...dans l'arbre de la synthèse d'horloge backend tente de répondre à «biaiser» les objectifs ...Il n'y a pas d'info pour tout biais HFNs

rgds Murali
http://www.asic-soc.blogspot.com

 
Comment frontal Engg fin Retour Aide Engg dans CTS?
u peut expliquer les rôles principaux de Fe dans le CTS
Merci
Shiv

 
HFN synthèse est effectuée sur reset / Activer le balayage / test permettra, etc ..L'exigence est généralement max_tran, max_cap et max_fanout.CTS est pour les horloges où vous spécifiez le tua arbre d'horloge et de l'asymétrie que les exigences, et en fonction de l'outil, vous spécifiez également l'insertion de délais.

 
Tout filet de conduire plusieurs broches relève HFNS (High Net sortance de synthèse).
Même horloge filets entrent dans cette catégorie.

Le seuil est déterminé par la bibliothèque de tampons que vous utilisez dans la conception.
Par exemple, dans Magma, vous pouvez utiliser la valeur seuil de la mémoire tampon du net qui
lecteurs de plus de cette valeur.

Habituellement HFNS se fait plus tôt que la construction du réseau de l'horloge et les filets de l'horloge doit être
exclus de faire tampon.
Depuis le réseau de l'horloge ne peut pas utiliser des tampons normal (n'ayant pas de transitions égaux).

Hope this helps !!!!!!!

 
HFN résoudre le problème de transition
CTS fixer le problème de latence et de transition d'horloge

 
Salut,

My 2 cents.

HFN est haute sortance, autres qu'en net horloge dire net par exemple, des filets de Reset, Activer le balayage, ou des filets sortance élevée.
Nous avons mis l'set_max_fanout <numéro <some lors de la synthèse, ce que cela signifie que nous dire de l'outil de synthèse que plus le nombre max_fanout le traiter comme net fanout haut, afin que l'outil sait et les tampons des filets.
C'est ce qui se passe durant la phase de synthèse.

Maintenant, la question est, pourquoi faisons-nous cela?
Sinon, le net sortance élevée verrez beaucoup de calcul et si vous essayez d'imprimer le rapport moment grâce à ce réseau avec le commutateur de la PAC ont permis vous pouvez visualiser la valeur de capacité énorme et là par des retards considérables pour les cellules.

Maintenant, vous savez ce qui est des filets HFN et comment traiter les moustiquaires HFN.
Autre façon de traiter ces filets HFN est révélateur ou de guidage de l'outil de synthèse par une commande appelé "set_ideal_net <scan_enable>".Ainsi l'outil de synthèse connaît la nette définie comme un filet de sortance élevé et ne pas les tampons.

Venons maintenant à l'horloge Arbre de synthèse.
CTS [Horloge] synthèse arbre est également semblable à filets fanout haute que nous savons que la sortance des horloges est également élevé!
Nous pouvons aussi simplement les tampons en place comme nous le faisons pour les filets HFN autre, mais comme il s'agit d'un net réveil considéré comme un filet spécial, nous avons besoin pour donner de l'importance car elle a un impact sur le calendrier à puce complète.Il ya donc des contraintes supplémentaires dans CTS comme objectifs de latence réunion, les objectifs de l'angle et des choses comme ça.
Il ya quelques algorithmes utilisés pour atteindre ces objectifs
* H-TREE
* H-équilibré TREE
* Arête de poisson

Voici quelques-unes de l'algorithme de la CTS outils utiliser pour s'assurer que l'arbre construit pour les horloges a latence minimum, les meilleures cibles biais possible, le meilleur emplacement de l'horloge-gating cellules pour assurer réduit la puissance et des choses comme ça.

Hope choses sont claires.

Louez le Seigneur.

Cordialement,
vlsichipdesigner
http://www.vlsichipdesign.com

 
Salut,
Tanz des explications d guyz merveilleux.mais l'outil ne hw différentielles les filets et les filets d'horloge bt HFN lorsque nous évoquons la limite max_fanout seul.rien au-dessus de la limite sont des filets HFN.alors hw ne l'outil de séparer les filets et les filets que hfns horloge.

 
praneshcn Salut,

Merci pour l'appréciation.

Nous définirait plutôt créer des horloges en utilisant "create_clock ou create_generated_clocks" commande [correct basé sur la DDC format] Synopsys.

Ensuite, l'outil se propage l'attribut d'horloge sur le réseau complet.

Je crois en vos contraintes fichier que vous avez aussi dire si l'outil de notre outil ami sait qu'il ne doit pas perturber le réseau.
set_dont_touch_network-horloge nom] [

Espérons que cela répond.

Louez le Seigneur.

Cordialement,
vlsichipdesigner
http://www.vlsichipdesign.com

 
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