Hold heure d'émission!??

[toujours @ smart]

Salut à tous,

Je comprends que Hold violation d'heure se passe lorsque les données conservent trop court après le front actif ...

Mais qu'en est-il, par exemple de conserver les données pendant 2 cycle d'horloge, mais il tombe sur le bord 2e actifs, est-ce encore tenir compte violation d'heure!??

Si oui, comment pourrais-je régler le temps de maintien de la violation de ce signal de données qui vient de module externe (micro-contrôleur), qui n'est pas synchroniser avec l'horloge de conception de FPGA, mais les deux fréquences ayant même horloge (50MHz).

Je vous remercie pour la réponse et de conseils.

Observe,

 

[it_boy]

Si vous utilisez les FPGA Xilinx, vous pouvez ajouter de retard pour les signaux d'entrée dans la IOBs pour répondre à vos exigences de temps de rétention.

 

[brmadhukar]

Elle peut causer Hold violation d'heure.
Pour éviter ce synchroniseurs mettre.

 

[r_e_m_y]

Salut,

Le problème, avec la prise (ou setup) violation est temps que la sortie de votre Mayu bascule ne pas être à la valeur attendue.Donc, vous devriez considérer ce résultat comme non valide.
Si votre signal d'entrée de séjours pour 2 cycles d'horloge, et si tu peux savoir quand le changement d'entrée (mai soit avec signal chip select ...), vous pouvez utiliser la sortie de votre bascule seulement après la première horloge, et ignorer si, pour le second.
Construire une machine petit Etat pour ce système de validation des données.

J'espère que cela va vous aider.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[toujours @ smart]

Salut à tous,

Je vous remercie pour la réponse, très apprécier ..

J'utilise Alter @ FPGA et Qu (at) RTUs II v2.2, pouvez-vous s'il vous plaît dites-moi comment dois-je fixer le violatatin temps de maintien à partir du port d'entrée.Deuxièmement, comment pourrais-je synchroniser avec le module externe, puisque l'horloge externe ne va pas vers le FPGA!?

Observe,

 

[it_boy]

Comme l'horloge externe et l'horloge interne sont tous deux opérant à même fréquence (50MHz) et les données sont conservées sur le bus pour 2 horloges, la meilleure façon d'opérer est de loquet les données sur le cycle d'horloge d'abord si vous rencontrez des temps de maintien des questions aussi en post r_e_m_y's.

Je ne sais pas si @ ltera soutient, si c'est le cas, de retarder de bus de données dans le IOBs avec la période pour laquelle il manque le temps de rétention.

 

[dll_embed]

Si je comprends bien votre question, FIFO asynchrones peut-être un meilleur choix.Si vous utilisez une horloge de 50 millions d'échantillonner un signal généré par une autre horloge 50M, vous avez de grandes chances de perdre des données.

observe

 

[toujours @ smart]

Salut à tous,

Qu'en est-il maintenant les données module externe ne retenir que pour 1 cycle, il n'existe aucune méthode pour éviter les méta-stable du registre FPGA??

Observe,
toujours (à) puce

 

[AXE]

Ajouter un registre

 

[VladZ]

by Clifford E. Cummings.

Voir la synthèse et techniques de scripts pour la conception multi-asynchrone Designs horloge par
Clifford E. Cummings.Cette étude est disponible pour téléchargement à http://www.sunburst-design.com/pap...t "Synchroniseurs" meilleures reards vladz

 

[andromeda]

Réponse à votre question dépend de sources d'horloge retenue à la source de données et de données de destination:
- Si elle est la même horloge, avec une latence entre les deux, vous pourriez essayer de jouer avec (je travaille avec des FPGA Xilinx) Feedback pour l'horloge de désalignement dans PLL interne et Ajout / Suppression de retard dans l'IOB pour compenser cette latence (par le Ainsi, dans la conception de PCB horloge est censé être acheminé à éviter ces latences)
- Si ces deux horloge 50MHz sont produites indépendamment vous pouvez les traiter comme des sources d'horloge asynchrone et effectuer la synchronisation réelle (s Cumming papier est définitivement la meilleure source qui couvrent ce)
Si vous pouvez, au lieu de simples flop, du côté de destination afin de bénéficier d'échantillonnage uniquement au bord de la première horloge, où les données sont stables, il est bien sûr la façon la plus simple de résoudre cela.