horloge design>

[novicevlsi]

Salut à tous

S'il vous plaît se référer au document ci-joint.

quelqu'un peut-il proposer la meilleure méthode de production d'D1, D2, D3, D4, D5, D6 formes d'onde de l'horloge donnée au sommet.

Notez qu'il doit pas y avoir de problèmes dans D1-D6 formes d'onde.
Si nous utilisons un compteur synchrone et d'essayer de décoder la sortie d'une porte et nous obtenons pépins.

Alors s'il vous plaît quelqu'un peut-il proposer la meilleure méthode, en évitant les pépins, becoz ces
D1-D6 signaux doivent être utilisés comme des horloges pour le déclenchement d'autres circuits.Merci d'avance.

praven
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[bronzefury]

Est-ce votre conception que l'utilisation flops qui sont déclenchées par la hausse de pointe horloges?

 

[Thomson]

S'il vous plaît se référer à la discussion sur la façon de concevoir glitch-free multiplexé génération d'horloge-4 écrit par moi!

Vous pouvez lancer une recherche en utilisant le nom "Thomson"Bonne chance!Thomson

 

[novicevlsi]

bronzefury cher,

les formes d'onde D1-D6 doivent être utilisés pour déclencher positive flops tranchant,

Merci pour la réponse,

praven

 

[bronzefury]

Salut,

Serait-ce une question?S'il vous plaît voir ci-joint.

bronze
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[nand_gates]

Commander suivants du code Verilog ....
Je suis nouveau, une fois cette annonce ...
Hope this helps!

Code:

séquenceur module (CLK, reset, D1, D2, D3, D4, D5, D6);

clk entrée, la remise;

sortie D1, D2, D3, D4, D5, D6;

reg [05:00] shift_pos, shift_neg;attribuer d1 = shift_pos [0] & shift_neg [0];

attribuer d2 = shift_pos [1] et shift_neg [1];

attribuer D3 = shift_pos [2] et shift_neg [2];

attribuer d4 = shift_pos [3] & shift_neg [3];

attribuer d5 = shift_pos [4] et shift_neg [4];

attribuer d6 = shift_pos [5] et shift_neg [5];toujours @ (CLK posedge ou posedge reset) commencent

if (reset) de commencer

shift_pos <= 4'h1;

END ELSE BEGIN

shift_pos <= (shift_pos [] 4:0, shift_pos [5]);

fin

fintoujours @ (CLK negedge ou posedge reset) commencent

if (reset) de commencer

shift_neg <= 4'h1;

END ELSE BEGIN

<Shift_neg = (shift_neg [] 4:0, shift_neg [5]);

fin

finendmodule / / séquenceur

 

[novicevlsi]

J'ai eu la forme d'onde désirée,

flop première présélection et tous les autres sont effacés

voir la forme d'onde ci-joint et le schéma de circuit,

la forme d'onde est sans pépin

Le seul problème semble être une augmentation linéaire des flops, chaque signal de synchronisation supplémentaire, un plus flop est nécessaire.

pouvons-nous concevoir avec un nombre minimum de flops (comme pour 8 signaux moment, seulement 3 flops au lieu de 8)-Praven
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[bansalr]

Il s'agit d'une sortie du compteur Ring.Pour générer 2 n états ^ dont nous avons besoin
2 ^ n tongs.

ou rendez-vous pour lutter contre Johnson et le décoder

 

[bronzefury]

novicelsi,

Y at-il une raison pour laquelle cycle doit être 10/50?aussi, pourquoi est-flop compter un problème?Si vous êtes à court de place dans votre puce?