horloge la famille Virtex II Pro Board Eval.

[suddy72]

Merci à tous ceux qui m'ont aidé à régler mon problème avec ce dernier conseil.

J'aimerais maintenant vous poser une question à propos de pointage sur le tableau.Ce que je suis l'espoir de faire est de connecter jusqu'à un CAN à ce conseil afin qu'il puisse traiter la sortie numérique.Le conseil lui-même sort un ADC Clockout.Je voudrais profiter de cette horloge comme l'horloge principale de la FPGA au lieu de l'horloge système qu'ils offrent déjà.Je me demande simplement ce que quelqu'un sait comment je configurer la carte pour que ce soit le cas?

Stuart

 

[JPR75]

FPGA Xilinx ont plusieurs entrées CLK.
Habituellement, au conseil d'Eval, on est connecté à un oscillateur local et d'autres sont accessibles pour l'utilisateur.
Avez-vous vérifié les schémas de votre conseil Eval pour GCLK autre?
Choisir GCLK est utilisé à l'intérieur du FPGA est fait avec l'éditeur de contrainte.

 

[suddy72]

Je suis nouveau désolé de tout cela, ce qui est GCLK?Horloge mondiale?et vous dites que de mettre en place, qui montre que vous utilisez comme l'horloge principale, vous le faites dans le fichier UCF?

 

[JPR75]

Quote:

Horloge mondiale?

 

[suddy72]

Merci pour toute votre aide.

Maintenant j'ai besoin d'essayer figuire JUST OUT qui épingle sur le i FPGA joindre mon signal.