Ignorer partie> du code Verilog lors de la compilation

[dcreddy1980]

Salut,

J'ai une question liée à sauter une partie du code Verilog lors de la compilation avec NC-Sim ou Modelsim.Par exemple, si nous avons certains paquets et s'ils ae pas pris en charge par l'outil de simulation, Comment devrions-nous dire à l'outil d'ignorer ces paquets et continuer sur ... c'est à dire ne donnant pas toutes les erreurs comiplation.

Merci d'avance!

 

[FVM]

Code:

ifndef `MODEL_TECH

 

[qiuweikeshu]

Je pense que MVF avait donné une méthode de Nice!