iMPACT

[Sphinx]

Salam,

Quand je l'impact de l'utilisation de télécharger mon code (top.bit)
en utilisant l'interface JTAG, il est dit top.msk
n'existe pas et d'arrêter la procédure de programmation?

Quel est le fichier *. MSK?

J'ai une synthèse de la conception et à mettre en œuvre correctement.

Merci

 

[echo47]

Beats me.Vous avez peut-être permis de relecture ou de quelque chose.

IMPACT Le manuel a écrit:
MASQUE Dossier: Le masque (. MSK) qui indique le fichier de configuration de bits bits et celles qui ne le sont pas.Ce fichier est nécessaire pour faire vérifier le fonctionnement d'un périphérique à l'aide de la famille Virtex la MultiLINX Cable.Ce fichier est généré pendant le processus d'application (BitGen) si relecture est activé dans la configuration du modèle ".

Le manuel bitgen a écrit:
MSK: un fichier binaire qui contient les mêmes commandes de configuration. bits des fichiers, mais il a le masque de données où les données de configuration est.Ces données ne doivent pas être utilisés pour configurer le périphérique.Si un masque de bit est 0, ce bit doit être vérifiée contre le flux de bits de données.Si un masque de bit est 1, ce bit ne doit pas être vérifiée.Lorsque l'option-m est spécifié.

Le Guide de référence du système de développement a écrit:
MSK: Fichier utilisé pour comparer les lieux peu de retour lors de la lecture des données de configuration contenues dans un dispositif d'exploitation Xilinx.

 

[Sphinx]

Salam grand echo47,

Le problème est résolu lorsque
j'ai décoché la "Vérifier" dans le programme de l'option pop-up menu.

J'ai synthétisé avec succès et le programme de mon premier dessin

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />Mais
j'ai remarqué que je ne sais pas est-ce normal ou pas?

Dans certains moments, quand je permettre de vérifier l'option-il mentionner que la programmation est unsuccessfuly mais il ne l'est pas, le code fonctionne correctement.

Pourquoi?

Merci pour votre aide,
Je vais appuyer sur "aidé moi" pour vous

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />Au revoir

 

[echo47]

Merci, je
suis heureux que je pouvais l'aider!

Maintenant, pour les quelques erreurs ...peut-être vérifier votre JTAG la qualité du signal avec un oscilloscope.J'ai eu quelques problèmes avec la mauvaise qualité des signaux numériques dans le petit câble entre le câble parallèle IV unité FPGA et mon conseil.J'ai ajouté quelques résistances de terminaison et un meilleur terrain, et le problème a disparu.

 

[bamdad]

Pour autant que je sache, vous ne pouvez pas vérifier, dans les modes de série, est-ce vrai?