M
manasiw2
Guest
Salut
Tout en concevant des FSM nous prenons énuméré les types de données .. donc il n'y a pas d'autres Etats que ce que nous avons defined.still nous dire quand les autres => ralenti état par défaut /, pourquoi?
N'est-il pas superflu du point de vue VHDL?
Manasi
Tout en concevant des FSM nous prenons énuméré les types de données .. donc il n'y a pas d'autres Etats que ce que nous avons defined.still nous dire quand les autres => ralenti état par défaut /, pourquoi?
N'est-il pas superflu du point de vue VHDL?
Manasi