instnciate un module VHDL en une hiérarchie d'aide !!!!!! Verilog

H

Hawk

Guest
Salut Fox,
Need your help ASAP pour instancier un module VHDL dans un Verilog
Hiérarchie.
S'il vous plaît aider à la façon de procéder.
Dois-je faire cette même comme une ????? réguliers instanciation Verilog
Hawk.

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
Hawk a écrit:

Salut Fox,

Need your help ASAP pour instancier un module VHDL dans un Verilog

Hiérarchie.

S'il vous plaît aider à la façon de procéder.

Dois-je faire cette même comme une ????? réguliers instanciation Verilog

Hawk.
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
Comment dois-je par exemple le VHDL?
devrais-je utiliser la syntaxe VHDL de l'instanciation de la source de Verilog?
ou devrais-je utiliser Verilog syntaxe de l'instanciation du module VHDL
dans la source Verilog????
encore besoin d'aide.
observe,
Hawk.

 
Hawk a écrit:

Comment dois-je par exemple le VHDL?

devrais-je utiliser la syntaxe VHDL de l'instanciation de la source de Verilog?

ou devrais-je utiliser Verilog syntaxe de l'instanciation du module VHDL

dans la source Verilog????

encore besoin d'aide.

observe,

Hawk.
 
Hawk a écrit:

Cela ne fonctionne pas.

encore besoin d'aide,

Hawk.
 
Salut,
Comment dois-je faire cela dans le processus de simulation pas dans le synthétiseur '??
J'utilise sim nc.
Comment devrais-je dire novas / NC pour le lire correctement?
Observe,
Hawk.

 
Que voulez-vous Meen pour relier le design???
dans le processus de simulation.
Hawk.

 
Hawk a écrit:

Salut,

Comment dois-je faire cela dans le processus de simulation pas dans le synthétiseur '??

J'utilise sim nc.

Comment devrais-je dire novas / NC pour le lire correctement?

Observe,

Hawk.
 
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