C
chronos04
Guest
Bonjour,
J'ai mis en place un appareil de lien deserializer interface basée sur un FPGA Virtex 4 (à l'aide au développement ML402 bord).J'utilise le LVDS 2,5 V entrées de la carte et un câble avec une extrémité ouverte.
Le module fonctionne très bien lorsque
j'utilise un petit câble.Cependant, mon application a besoin d'utiliser un long câble (avec une interruption), qui ne fonctionne pas de manière fine.Le fait est que je pense il ya un problème dans le match bord réception côté, parce que quand je représente le diagramme de l'il les signaux (une fois
qu'il est converti à LVTTL) et le long du câble est utilisé, il
est vraiment mauvais.
Je sais
qu'il est possible d'utiliser ce câble long, car il fonctionne avec un frame grabber générique.
J'ai essayé d'utiliser la DCI (Digital Control impédance) du FPGA, LVDS_EXT standard ...mais je ne suis pas arriver à une solution ...
Si
quelqu'un pouvait avoir une certaine expérience dans ce domaine ...
Merci beaucoup à advace!
J'ai mis en place un appareil de lien deserializer interface basée sur un FPGA Virtex 4 (à l'aide au développement ML402 bord).J'utilise le LVDS 2,5 V entrées de la carte et un câble avec une extrémité ouverte.
Le module fonctionne très bien lorsque
j'utilise un petit câble.Cependant, mon application a besoin d'utiliser un long câble (avec une interruption), qui ne fonctionne pas de manière fine.Le fait est que je pense il ya un problème dans le match bord réception côté, parce que quand je représente le diagramme de l'il les signaux (une fois
qu'il est converti à LVTTL) et le long du câble est utilisé, il
est vraiment mauvais.
Je sais
qu'il est possible d'utiliser ce câble long, car il fonctionne avec un frame grabber générique.
J'ai essayé d'utiliser la DCI (Digital Control impédance) du FPGA, LVDS_EXT standard ...mais je ne suis pas arriver à une solution ...
Si
quelqu'un pouvait avoir une certaine expérience dans ce domaine ...
Merci beaucoup à advace!