interface de conception VHDL avec un banc d'essai Verilog

[orangelogic]

Bonjour,

Je travaille sur le projet ASIC et j'ai un cœur IP en VHDL.Maintenant, j'ai besoin d'écrire le code Verilog pour le banc d'essai.quelqu'un peut-il me dire comment dois-je faire de ces interfaces.

Je comprends qu'il doit y avoir une enveloppe autour de mon dessin ou modèle VHDL.Mais quelqu'un peut-il jeter plus de lumière sur ce point.Merci d'avance ....

 

[sree205]

une entrée (entité b: std_logic;
sortie C: std_logic);

A1 architecture d'un

fin de l'architecture

module tb_a ();

fil b;
Fil c;

A1 A (. b (b),
. c (c);initiale
commencer
/ / Vecteurs de test ici
fin

endmoduleexemple le plus simple de la simulation à signaux mixtes.écrivez simplement un banc d'essai Verilog considérer comme une entité VHDL et Verilog module d'instancier l'entité VHDL en elle.essayer de simuler le fichier en utilisant ModelSim Verilog.cela devrait fonctionner.

 

[gliss]

sree205 a écrit:

simulation.
exemple le plus simple de la simulation à signaux mixtes.

 

[alpeshchokshi]

sa réponse vraiment sympa ....

 

[Salma Ali Bakr]

Peut-on avoir aussi un banc d'essai dans SystemVerilog pour une conception en VHDL et faire la même chose que d'un banc d'essai Verilog???