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orangelogic
Guest
Bonjour,
Je travaille sur le projet ASIC et j'ai un cur IP en VHDL.Maintenant, j'ai besoin d'écrire le code Verilog pour le banc d'essai.quelqu'un peut-il me dire comment dois-je faire de ces interfaces.
Je comprends qu'il doit y avoir une enveloppe autour de mon dessin ou modèle VHDL.Mais quelqu'un peut-il jeter plus de lumière sur ce point.Merci d'avance ....
Je travaille sur le projet ASIC et j'ai un cur IP en VHDL.Maintenant, j'ai besoin d'écrire le code Verilog pour le banc d'essai.quelqu'un peut-il me dire comment dois-je faire de ces interfaces.
Je comprends qu'il doit y avoir une enveloppe autour de mon dessin ou modèle VHDL.Mais quelqu'un peut-il jeter plus de lumière sur ce point.Merci d'avance ....