ISSUE DE SIGNAL RESET ADOPTÉ À PUCE DE CYPRESS FPGA

[kalyansrinivas]

Salut à tous,
Nous avons eu une VIRTEX fpga-4 et un contrôleur de cyprès (CY7C68013) sur notre conseil d'administration pour le signal de réinitialisation CYPRESS puce vient de FPGA (VIRTEX-4).Le problème auquel nous sommes confrontés est que, pour une raison quelconque, la remise à zéro en provenance de FPGA
doesnt permettre à la puce de cyprès, mais quand on les prend l'extérieur de la puce correctement.Ai-je besoin de faire des réglages dans XILINX ISE à faire de la BI chassés de FPGA looklike un signal reset est passé de l'environnement externe

Merci à l'avance

M Kalyansrinivas

 

[it_boy]

Pourriez-vous ne pas comprendre correctement.
mais, avez-vous vérifié si la remise à zéro à la sortie du FPGA se valoir?Avez-vous vérifié avec un oscilloscope?
Comment êtes-vous générer le reset dans le FPGA?t-il répondre à la période minimale requise pour CY7C68013?

 

[kalyansrinivas]

oui le reset à la sortie de fpga se affirmé correctement
j'ai vérifié dans oscilloscope en sondant l'entrée de cyprès broche

Je doute de temps à régler (reset) en tant que pullup I / O pour ressembler à la réinitialisation externe, ainsi que toutes les modifications nécessaires dans la carte des propriétés