jitter PLL supprimer dans le silicium

[R & D_micro]

Ma requête est en ce qui concerne la gigue en charge PLL pompe.

Actuellement, nous recevons jitter PLL de 200-300PS dans le silicium.Nous avons besoin de l'objectif de <100ps.
Notre conception actuelle contient des cellules différentiel oscillateur en anneau en utilisant la technologie VCO 0,35 um.

Mes questions sont
quels sont les principales sources d'instabilité?est-ce principalement en raison de vco ou est-ce une somme de toutes les précédentes contributions du bruit de bloc (PFD, pompe de charge, LPF, circuit de polarisation et diviseurs)?

Quelqu'un peut-il suggérer une bonne technique pour la conception du VCO avec moins de jitter (0,35 um technologie)?

Merci à l'avance
Ajay

 

[chevaliers]

Normalement, le bruit de l'alimentation sont la principale source si votre circuit pauvres ont
PSRR.Then le bruit VCO va dominer.
Et comment avez-vous tester votre PLL?Méthode d'essai est également key.Sometimes, si votre
capacité entraînement du pad n'est pas bon, vous pouvez observer que le temps sera rsing sont big.It
influnce votre performance de gigue PLL.