La différence entre la porte et au niveau fonctionnel verificatio

S

steven852

Guest
Une autre question ce soir:

Pour vérification fonctionnelle, nous utilisons banc d'essai pour vérifier la fonction en cours de validité ou non.Après passage de vérification fonctionnelle, nous allions de l'avant avec la synthèse et P & R, etc En ce moment, la synthèse peut vérifier le calendrier, superficie, etc puissance Mais comment pouvons-nous vérifier le fonctionnement à la porte de niveau?

Merci

 
Synthèse dévers garantir la fonctionnalité que la conception est transfeered de RTL niveau élevé au plus faible niveau de spécifications porte.
Aussi pour porte sim timings asynch est nécessaire.

 
tests de vérification fonctionnelle de la fonctionnalité de la conception de niveau RTL.Les mêmes tests qui sont écrites pour FV sur RTL sont censés être exécutés sur netlist au niveau porte qui est obtenu après l'exécution de la synthèse.C'est ce qu'on appelle «gate-level simulations.

Ces tests, qui sont passés sur RTL sont censés passer netlist aussi.Si ce n'est pas cela indique qu'il ya une certaine différence par rapport à RTL netlist disponible (c.-à-netlist disponibles ne sont pas destinés à avoir des fonctionnalités comme RTL).Cela doit être pris en charge.

 
steven852 a écrit:

ce soir Une dernière question:pour vérification fonctionnelle, nous utilisons banc d'essai pour vérifier la fonction en cours de validité ou non.
Après passage de vérification fonctionnelle, nous allions de l'avant avec la synthèse et P & R, etc En ce moment, la synthèse peut vérifier le calendrier, superficie, etc puissance Mais comment pouvons-nous vérifier le fonctionnement à la porte de niveau?Merci
 
Pourriez tout organisme me dire ce que sont les choses à noter si tu veux utiliser le banc d'essai de même pour RTL ainsi que des simulations au niveau du portail.

dire que nous auront du retard d'entrée et de sortie retard à appliquer pour des simulations au niveau porte ... comment voulez-vous appliquer ces paramètres dans des simulations au niveau mangé??

Aimerait certains commments!

Cordialement,
dcreddy

 
Quelqu'un peut-il dire à quel point le processus de simulation gatelevel est fait?toutes les réponses sont très génériques.Est-il exact de dire que le sdf de la netlist pour une technologie particulière est connecté à lui et le banc d'essai est exécuté même?

C'est ce droit de manière à l'exécution de la simulation au niveau porte?

 
Verplex utilisation à faire de RTL et de contrôle équivalent porte alors si identiques alors qu'ils devraient fonctionner de la même.

 
@ Sree205
Je pense que les outils de synthèse de générer SDF (retour) netlist Verilog annoté (qui a toutes les information sur le déroulement précis de technologie).Vous pouvez utiliser cette netlist au lieu de RTL dans le test et exécuter tous les tests mis au point pour RTL.Ces simulations sont appelés niveau Sims porte (et tous doivent passer à la condition que ne pose aucun problème).

@ Love2read
vous pouvez utiliser Synopsys formalité ainsi de vérifier equivalancy ...

 
Le banc d'essai même être utilisée pour vérifier la porte au niveau netllist
à savoir mettre la netlist au niveau porte et le banc d'essai même que celle utilisée précédemment pour le code RTL

 
Naveen Reddy a écrit:

Le banc d'essai même être utilisée pour vérifier la porte au niveau netllist

à savoir mettre la netlist au niveau porte et le banc d'essai même que celle utilisée précédemment pour le code RTL
 
En général (cela dépend du choix des entreprises), nous devons passer de vérification fonctionnelle sur RTL, pour vérifier netlist porte que nous faisons avec le contrôle de l'équivalence RTL2gate, pour plusieurs raisons, la principale est que la simulation porte ont besoin de traitement plus de ressources, donc plus de temps.

Mais, simulations GATE sont encore nécessaires dans certains cas, par exemple:

- Pour simuler des modèles ATPG (LDT).
- Pour valider le fonctionnement des dispositifs du circuit de base qui permettent tests ATE (JTAG ,...)

 
Si vous utilisez chèques équivalence (RTL2Gates) ET votre STA est propre et votre conception est entièrement synchrone, alors vous pouvez sauter de simulation GL.
Mais ce serait vous donner une sensation de chaleur que votre conception est de faire ce qu'il doit faire.Donc, je dirais, au moins, exécutez le test le plus simple dans la netlist trop.

Mais dis-moi vos scripts STA avoir quelques bugs.Ensuite, des simulations GL serait plus susceptibles de les révéler.

Ainsi, il peut être utilisé comme une contre-vérification de la référence ou même à FV

Si vous avez les ressources disponibles just do it!!

cheers

 
1.Si nous utilisons le fichier SDF, qui est généré après la synthèse de la simulation au niveau porte, ne donnera délai réel, mais avec l'utilisation des sdf qui est généré après le lieu et la route donne des retards réels de la conception (retard de la porte délai net).

--- Soumis à un écoulement FPGA ... Je ne sais pas ABT ASIC ..Est-il même ???.... merci de me corriger si je ne suis ..... mal2.STA est question de synthèse .. si nous ne STA cours de la synthèse ??????pas après ça???
------ Je pense que lors de la synthèse non après ..3.STA est en face-end ou back-end???---
----- Front-end, pas de fin .. Retour

S'il vous plaît commentaire .....

 
Vous pouvez vérifier le fonctionnement avec Stimuls même que la simulation RTL, ou vous pouvez utiliser HSPICE /-simxt verfiy étoiles en fonction de netlist au niveau transistor.

 
Citation:

1.
Si nous utilisons le fichier SDF, qui est généré après la synthèse de la simulation au niveau porte, ne donnera délai réel, mais avec l'utilisation des sdf qui est généré après le lieu et la route donne des retards réels de la conception (retard de la porte délai net).--- Soumis à un écoulement FPGA ... Je ne sais pas ABT ASIC ..
Est-il même ???.... merci de me corriger si je ne suis ..... mal2.
STA est question de synthèse .. si nous ne STA cours de la synthèse ??????
pas après ça???

------ Je pense que lors de la synthèse non après ..
 
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