la façon de contraindre ces horloges?

[beau]

salut tous, dans un dessin, il ya 3 horloges, qui sont clk, clk1 et clk2.clk clk est la base et on
s'attend à environ 40Mhz, clk1 et clk2 sont divisés par clks clk.clk1 est divisée par 2 et clk2 est divisé par 4.Comment puis-je limiter ces clks en Synplify.devrait peser sur les i dans un groupe? si je le fais, Synplify limitera mon clk1 et clk2 à 40Mhz, ce
n'est pas je veux
qu'elle fasse.si i peser dans les différents groupes, Synplify va les traiter comme des clks indépendants, mais ils sont divisés par la même base clk.comment constrian eux? et devrait peser sur les i avec multi_cycle limite?

Je ne sais comment faire maintenant! pouvez-vous m'aider?thx

 

[samuel_john]

salut

à ce moment-là et peut-être trouvé la réponse .... mais aussi, je voudrais vous faire part de quelque chose ....
ur, si l'utilisation de DLL pour calculer clk1 et clk2 alors que de limiter les entrées d'horloge de DLL u sera en mesure de contraindre les autres horloges aussi ...

le résultat vous pouvez trouver dans le calendrier analyseur ... u rapport peut également contrainte séparément chaque horloge de Xilinx ISE de Xilinx outil ...... vous pouvez contrainte dérivés wrt horloge à l'horloge de base en termes de fréquence et de phase ..

qu (at) RTU outil aupport je pense que ... Synopsis devraient également soutenir, je
n'ai pas travaillé avec elle ...

espérons
qu'il sera utile wouild<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />

 

[dll_embed]

Salut, john:

Pourriez-vous partager avec nous comment vous avez explicitement séparément contrainte dérivés horloge ISE?J'ai essayé "NET derived_clk période =".La ise ne reconnaît pas cette manière.Et il faut que le clk devrait être le pad.Avez-vous recours à d'autres états?

Je sais que cela va automatiquement contrainte dérivés horloge quand
j'ai mis contrainte sur la base de l'horloge.Mais je tiens à dire explicitement ISE pour mettre plus d'efforts sur les dérivés d'horloge qui est une horloge doublée.

observe

 

[samuel_john]

salut dll_embedded.

NET "clk_1" TNM_NET = "clk_1";
TIMESPEC "TS_clk_1" = PERIOD "clk_1" 20 MHz HAUTE 50%;
NET "clk_2_s" TNM_NET = "clk_2_s";
TIMESPEC "TS_clk_2_s" = PERIOD "clk_2_s" "TS_clk_1" / 2 PHASE 0 ns;

ici le clk_1 est à la base d'horloge et de clk_2_s est dérivé du ... clk_2 horloge est la moitié de la fréquence des clk_1.here clk_2_s ne se trouve pas dans le port de son horloge interne.

NET "clkin" TNM_NET = "clkin";
TIMESPEC "TS_clkin" = PERIOD "clkin" 20 MHz HAUTE 50%;
NET "wire_clk90" TNM_NET = "wire_clk90";
TIMESPEC "TS_wire_clk90" = PERIOD "wire_clk90" "TS_clkin" * 2 PHASE 12,5 ns;

ici wire_clk90 est dérivé de l'horloge clkin ..
wire_clk90 est la phase de 90 degrés déplacé par deux fois la clkin;

dll et quand utiliser les dérivés pour la multiplication des filets doesnot clk apparaissent dans la fenêtre de l'interface graphique horloge globale .. u peut trouver le nom et le produit net de cette contrainte asisign .. mais il
n'est pas nécessaire étant donné que la même contrainte
s'applique pour l'outil dll sorties vous pouvez de vérifier le lieu et la route rapport indiquant toutes les contraintes de l'heure ..

cette contrainte peut être utilisé pour les essais sans instantiationg une DLL .. et, enfin, quand elle fonctionne bien vous pouvez ajouter les dll .... sinon, je ne trouve pas l'utilisation de l'utilisation de ce constarint dll sorties ..

Hope it helps .... me corriger si je me trompe ...

 

[homeadd]

Pourquoi ne pas utiliser clk1 et clk2 comme un contrôleur enalbe signal et rendre le système de l'horloge clk?
Ainsi, la puce peut tous les utiliser
qu'une seule horloge: clk.

 

[samuel_john]

homeadd a écrit:

Pourquoi ne pas utiliser clk1 et clk2 comme un contrôleur enalbe signal et rendre le système de l'horloge clk?

Ainsi, la puce peut tous les utiliser qu'une seule horloge: clk.

 

[Al Farouk]

Désolé,
j'ai une question,
Pourquoi avez-vous besoin de constraine l'piloté horloges.Comme il est piloté à partir du signal CLK si vous contraindre le signal CLK et l'utilisation de DLL de conduire les autres CLK1 et CLK2 (qui est une bonne pratique de conception à l'utilisation de DLL), le CLK1 et CLK2 sera limitée comme une suite de CLK.

 

[samuel_john]

Al Farouk a écrit:

Désolé, j'ai une question,

Pourquoi avez-vous besoin de constraine l'piloté horloges.
Comme il est piloté à partir du signal CLK si vous contraindre le signal CLK et l'utilisation de DLL de conduire les autres CLK1 et CLK2 (qui est une bonne pratique de conception à l'utilisation de DLL), le CLK1 et CLK2 sera limitée comme une suite de CLK.

 

[dll_embed]

Dear John:

Désolé pour le retard de réponse.Suivantes à votre façon, j'ai essayé de contraindre les dérivés horloge.Il
n'a vraiment pas se plaindre de la déclaration.Mais quand je
utiliser le «lieu d'analyser
et de post-route statique calendrier
des outils, sous la contrainte du point i spécifié, il indique que le point 0 est analysé.Ci-dessous ce que
j'ai fait dans le fichier UCF.

# nco_clk clk est la dérivée de la base.Il est 2 fois l'original.

NET "nco_clk" TNM_NET = "nco_clk";
TIMESPEC "TS_nco_clk" = PERIOD "nco_clk" 10.5 ns;

Tout ce que j'ai écrit ne va pas?

observe

 

[samuel_john]

dll_embed a écrit:.
Ci-dessous ce que j'ai fait dans le fichier UCF.

# nco_clk clk est la dérivée de la base.
Il est 2 fois l'original.

NET "nco_clk" TNM_NET = "nco_clk";

TIMESPEC "TS_nco_clk" = PERIOD "nco_clk" 10.5 ns;